求助：编译SystemVerilog(.sv)文件时触发“Module end labels require SystemVerilog”错误

咱们来拆解你遇到的问题，根源其实在于Icarus Verilog对文件的默认编译规则，另外你的代码里还有个容易忽略的小笔误：

问题核心原因 #

Icarus Verilog会默认根据文件后缀判断要使用的语言标准：

• 当文件后缀是.v时，编译器默认按**传统Verilog（IEEE 1364）标准处理，而endmodule: adder这种带标签的模块结束语法是SystemVerilog（IEEE 1800）**独有的特性，传统Verilog并不支持，所以会触发错误。
• 你提到存为.v时编译正常？大概率是你测试时的代码版本差异，或者编译器对非标准语法的宽容度，但严格来说同一段代码用.v后缀编译是应该报错的。

另外先提个代码里的笔误：模块端口列表第一个写的是s，但内部逻辑用的是a，这会导致后续编译出现未定义信号的错误，先修正一下代码：

// 修正端口声明的笔误，把s改成a
module adder (a, b, c_in, sum, c_out); 
input logic [7:0] a; 
input logic [7:0] b; 
input logic c_in; 
output logic [7:0] sum; 
output logic c_out; 
logic [8:0] result; 
assign result = a + b + c_in; 
assign sum = result [7:0]; 
assign c_out = result[8]; 
endmodule: adder

两种可行解决方案 #

1. 修改文件后缀为.sv #

把代码文件保存为adder.sv，Icarus Verilog会自动识别为SystemVerilog文件，启用对应的语法支持。编译命令直接用：

iverilog adder.sv -o adder

2. 编译时指定SystemVerilog标准 #

如果不想改动文件后缀，编译时加上-g2012参数（指定使用SystemVerilog 2012标准），强制编译器按SystemVerilog规则处理代码：

iverilog -g2012 adder.v -o adder

用以上任意一种方法，就能解决模块标签的语法错误了，记得先修正端口的笔误哦。

内容的提问来源于stack exchange，提问作者Gabbed