基于JK触发器的自定义序列任意计数器仅输出0的问题排查求助

我帮你排查了代码里的几个关键问题，这些问题直接导致计数器始终输出0，咱们一个个梳理并给出修复方案：

1. 计数器模块的Q端口类型错误 #

你在contador模块里把Q定义成了inout wire [3:0] Q，但Q本质是触发器的输出端口，完全不需要双向功能。inout端口会引入高阻态风险，导致输出被意外拉低到0。
修复方法：把端口定义改成output wire [3:0] Q。

2. J0逻辑的变量名拼写错误 #

在J0的逻辑电路部分，你先定义了三个与门的输出是wireAND1JK0、wireAND2JK0、wireAND3JK0，但最后或门的输入写成了wireAND1J0、wireAND2J0、wireAND3J0——变量名少了末尾的K，导致J0没有正确连接到前面的逻辑，始终处于0状态。
修复方法：修正或门的输入变量名：

or orJK0 (J[0], wireAND1JK0, wireAND2JK0, wireAND3JK0);

3. JK2和JK0的K输入错误 #

你实例化触发器时犯了两个逻辑错误：

• biestableJK JK2 (Q[2], QNEG[2], J[2], J[2], C);：把K2直接复用了J2的信号，这完全不符合你通过卡诺图推导的任意计数序列逻辑（K2应该有独立的表达式）。
• biestableJK JK0 (Q[0], QNEG[0], J[0], J[0], C);：同样把K0和J0短接，这会让JK触发器退化成D触发器，违背了你设计任意计数器的初衷。
  修复方法：根据你卡诺图推导的K2、K0逻辑方程，先补全对应的逻辑门电路生成K2、K0信号，再连接到触发器的K输入端口。

4. K2的逻辑电路完全缺失 #

代码里只实现了J2的与门逻辑and andJK2 (J[2], Q[0], Q[1], Q[3]);，但完全没有定义K2的逻辑，直接复用J2是错误的。你必须根据卡诺图得到的K2表达式，添加对应的与/或门来生成K2信号。

5. 可选优化：统一仿真初始状态 #

虽然每个JK触发器都单独设置了initial Q='b0;，但计数器模块的initial块是空的。仿真时可以给Q设置明确的初始值（比如你设计的计数序列起始值），避免初始状态不确定的问题：

initial begin
  Q = 4'b0000; // 替换成你的序列起始值
end

核心修复后的代码片段示例 #

这里给你展示几个关键部分的修正后的代码：

修正后的contador模块端口 #

module contador (output wire [3:0] Q, input wire C);

修正后的J0与K0逻辑（假设K0有独立表达式） #

//J0 y K0
and and1JK0 (wireAND1JK0, QNEG[1], QNEG[3]);
and and2JK0 (wireAND2JK0, Q[1], Q[3]);
and and3JK0 (wireAND3JK0, Q[1], Q[2]);
or orJK0 (J[0], wireAND1JK0, wireAND2JK0, wireAND3JK0);
// 示例：根据你的卡诺图推导的K0逻辑，替换成实际表达式
and andK0 (K[0], QNEG[2], Q[3]);

修正后的JK2与JK0实例化 #

biestableJK JK2 (Q[2], QNEG[2], J[2], K[2], C); // K[2]为你推导的K2信号
biestableJK JK0 (Q[0], QNEG[0], J[0], K[0], C); // K[0]为你推导的K0信号

修复这些问题后，重新编译仿真，应该就能得到你预期的计数序列了。

内容的提问来源于stack exchange，提问作者Pablo López