SystemVerilog中额外终止分号的处理机制：是否会被忽略？

• 首先明确：SystemVerilog 把额外的分号当成空语句，会直接被编译器/解释器忽略，完全不影响代码功能。空语句本身是语法允许的合法写法，单独一个分号在任何能放语句的位置都合规。
• 关于工具差异：只要是符合 IEEE 1800 标准的正经工具（比如VCS、Xcelium、Questa这些常用的），处理逻辑都是统一的，不存在什么解释器特异性。因为空语句是标准明确定义的合法语法，所有合规工具都得按这个来。
• 举个实际例子：不管是写 assign a = b;; 还是在always块里写 c <= d;;，这些代码都能正常编译，多出来的分号既不会报错，也不会改变代码本来的执行逻辑。

内容的提问来源于stack exchange，提问作者Ross W