Verilog实现索引式数组右移器遇语法错误,求二维数组索引方案
问题:Verilog数组右移器实现报错,二维数组索引问题
需求是实现一个数组右移器:接收整数数组,将指定索引右侧的所有元素向右移位,并在该索引位置插入指定整数值。例如:
- 原数组
arr = {1, 2, 3, 4, 5, 6, ..., 16} - 指定索引
idx = 4,插入值insert_value = 0 - 结果数组
new_arr = {1, 2, 3, 0, 4, 5, ..., 15}
以下是原实现代码,在EDAplayground和Vivado中均报错:
// Right shifts the arrays from given index, and inserts given value. `timescale 1ns / 1ps module indexed_rsh( input wire [511:0] arr, input wire [3:0] idx, input wire [31:0] insert_value, output wire [511:0] new_arr ); logic [0:15][31:0] arr_sig, new_arr_sig; assign arr_sig = arr; assign new_arr = new_arr_sig; genvar i; generate for (i=0; i < 16; i = i + 1) begin always_comb if(idx == i) new_arr_sig [0:15][31:0] = {arr_sig[0:i-1][31:0], insert_value, arr_sig[i:14][31:0]}; end endgenerate endmodule
报错信息:
- EDAplayground:第21行语法错误,第23行提示"error: invalid module item"
- Vivado:第23行提示"range is not allowed in prefix"
错误原因分析
- 多维数组赋值语法错误:
new_arr_sig [0:15][31:0]这种写法无效,赋值时不需要给目标变量加范围前缀,直接写变量名即可。同时Verilog不支持arr_sig[0:i-1][31:0]这种多维数组的连续切片拼接操作。 - 多驱动源问题:generate循环会为每个
i生成一个always_comb块,每个块都可能驱动new_arr_sig,这违反了Verilog中变量只能被一个驱动源驱动的规则。
正确实现方式
可以用单个always_comb块结合循环来实现,避免多驱动问题,同时正确处理数组元素的移位和插入:
// Right shifts the arrays from given index, and inserts given value. `timescale 1ns / 1ps module indexed_rsh( input wire [511:0] arr, input wire [3:0] idx, input wire [31:0] insert_value, output wire [511:0] new_arr ); logic [0:15][31:0] arr_sig, new_arr_sig; assign arr_sig = arr; assign new_arr = new_arr_sig; always_comb begin // 先复制原数组到结果数组 new_arr_sig = arr_sig; // 将索引右侧元素依次右移一位 for (int i = 15; i > idx; i--) begin new_arr_sig[i] = new_arr_sig[i-1]; end // 在目标索引位置插入指定值 new_arr_sig[idx] = insert_value; end endmodule
二维数组正确索引方法
对于logic [0:15][31:0]类型的二维数组:
- 访问单个32位元素:直接用
arr_sig[i],其中i是0~15的元素索引 - 若需要操作单个元素的某几位:用
arr_sig[i][j],其中j是0~31的位索引 - 连续元素的拼接:不能直接用
arr_sig[a:b],需通过循环逐个处理,或转换为一维位向量(如arr_sig本质对应512位向量,可通过arr_sig[32*i +: 32]来取第i个元素的位段)
内容的提问来源于stack exchange,提问作者AGoodStudent
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