适配SystemVerilog case语句默认分支的断言技术咨询

针对SystemVerilog中case语句默认分支（以及优先级编码嵌套if...else的最终else分支）的断言需求——预期分支不会触发，但仿真时需给出提示，同时支持设置安全默认值、不引发lint或综合问题，且仅使用语言原生语句，以下是几种可行方案：

方案一：$display配合安全赋值 #

在默认分支中打印提示信息，并设置安全输出值，适用于需要明确告知异常情况同时保证电路安全的场景：

default: begin
  $display("this should never occur");
  // 所有预期场景应已被上方分支覆盖，默认分支触发意味着非法或遗漏的情况
  output = safe_value;
endcase

方案二：$info替代$display #

如果需要更规范的仿真日志级别，可使用$info替代$display，输出信息会带有标准日志标记，便于日志过滤：

default: begin
  $info("this should never occur");
  output = safe_value;
endcase

方案三：assert(false)搭配$warning #

利用SystemVerilog断言机制触发警告，这种方式更贴合"断言"的语义，明确标记该分支为预期不会执行的异常路径：

default: begin
  assert (false) $warning("this should never occur");
  output = safe_value;
endcase

扩展场景：嵌套if...else结构 #

上述方案同样适用于优先级编码的嵌套if...else结构的最终else分支，示例如下：

if (cond1) begin
  // 处理逻辑
end else if (cond2) begin
  // 处理逻辑
end else begin
  assert (false) $warning("unexpected condition hit");
  output = safe_value;
end

所有方案均满足：仅使用SystemVerilog原生语句，不会触发lint或综合工具报错，同时保留了设置安全默认值的能力，确保异常场景下电路行为可控。

内容的提问来源于stack exchange，提问作者P2000