Verilog参数化模块中如何检测寄存器所有位全置位/全清零？

针对你定义的参数化模块，要检测counter是否全置位（全1）或全清零（全0），可以用以下两种实用方法：

方法一：用重复运算符生成参数化常量 #

Verilog的重复运算符{n{value}}可以将value重复n次，刚好适配参数化场景：

• 全置位检测：用{BITS{1'b1}}生成对应位宽的全1常量
• 全清零检测：用{BITS{1'b0}}生成对应位宽的全0常量

修改后的代码示例：

module foobar #(
    parameter BITS = 4
) (...);

   reg[BITS - 1:0] counter = 0;
   ...
   // 检测全置位
   if (counter == {BITS{1'b1}}) begin
      ...
   end
   // 检测全清零
   if (counter == {BITS{1'b0}}) begin
      ...
   end
   ...
endmodule

方法二：用归约运算符直接运算 #

归约运算符可以对寄存器的所有位进行逻辑运算，结果为1位信号，写法更简洁：

• 全置位检测：用归约与&counter，所有位为1时结果为1'b1
• 全清零检测：用归约或|counter，所有位为0时结果为1'b0

代码示例：

module foobar #(
    parameter BITS = 4
) (...);

   reg[BITS - 1:0] counter = 0;
   ...
   // 检测全置位
   if (&counter == 1'b1) begin
      ...
   end
   // 检测全清零
   if (|counter == 1'b0) begin
      ...
   end
   ...
endmodule

两种方法都能适配参数化位宽，其中方法二无需额外生成常量，代码更简洁，FPGA综合工具也能正确识别并优化。

内容的提问来源于stack exchange，提问作者Thomas S.