关于Cortex-R5各异常模式下LR寄存器取值规则的技术咨询

针对Cortex-R5（r1p2版本）技术参考手册中各异常模式LR寄存器的偏移差异，具体解释如下：

1. SVC模式的LR偏移逻辑（符合预期） #

SVC模式下，LR_SVC在ARM模式为IA+4，Thumb模式为IA+2，这是因为ARM指令长度固定为4字节，Thumb指令为2字节，异常返回时通过SUBS PC, LR, #4（ARM）或SUBS PC, LR, #2（Thumb）即可回到触发SVC指令的下一条指令，逻辑完全匹配指令长度差异。

2. IRQ模式统一为IA+4的原因 #

IRQ模式下LR_IRQ在ARM和Thumb模式均为IA+4，核心是硬件流水线的一致性优化：
Cortex-R5的IRQ中断响应时，流水线会自动完成地址对齐处理。不管当前是ARM还是Thumb模式，将LR设为IA+4后，中断返回时只需执行统一的SUBS PC, LR, #4指令即可正确回到中断触发点，无需区分指令模式调整偏移量，既简化了中断服务程序的编写，也避免了Thumb模式下因预取指令导致的地址错位问题。

3. DABT模式统一为IA+8的原因及猜想验证 #

DABT（数据中止）模式下LR_DABT在ARM/Thumb模式均为IA+8，你的猜想方向正确，但需要补充流水线细节：
DABT异常是在加载/存储指令的执行阶段触发的，此时Cortex-R5的多阶段流水线已经预取到触发异常指令之后的第2条指令。ARM模式下每条指令4字节，IA+8对应第2条指令的地址；而Thumb模式下，尽管单条指令是2字节，但流水线的预取进度是按硬件周期推进的，异常触发时PC已经推进到IA+8的位置。将LR设为IA+8后，执行SUBS PC, LR, #8即可准确回到触发数据中止的加载/存储指令，方便进行错误恢复（比如重新执行该指令）。所以Thumb模式下的逻辑核心是流水线预取的周期推进，而非数据处理单元的PC长度。

参考Cortex-R5技术参考手册r1p2版本的表3-4 推荐异常退出表，各模式LR取值总结：

• SVC模式：ARM→IA+4，Thumb→IA+2
• IRQ模式：ARM/Thumb→IA+4
• DABT模式：ARM/Thumb→IA+8
• 其余异常模式（如FIQ、指令中止、未定义指令等）的LR偏移均遵循各自的硬件设计规则

内容的提问来源于stack exchange，提问作者OpOp_1