Verilog Mealy状态机遇reg驱动及端口错误，求解决方案

核心错误根源 #

1. 过程块内误用assign：assign是连续赋值语句，仅能驱动wire类型变量，绝对不能在initial/always等过程块内使用，也不能用来给reg类型变量赋值。你在设计模块的initial和always块里大量使用assign给state和F赋值，这是语法错误的核心原因。
2. 测试台端口连接错误：模块的state是输出端口（output reg），测试台里应该用wire类型变量来观测它，而不是用reg类型试图驱动它。
3. 测试台变量赋值错误：测试台中用assign给reg类型的state、inbits赋值，违反Verilog语法——reg变量必须在过程块内直接赋值，不能用assign。
4. 状态机赋值方式混乱：状态机时序逻辑应统一使用非阻塞赋值（<=），你混用了阻塞和非阻塞赋值，会导致仿真行为异常。

修正后的设计模块（mealy_machine.v） #

module mealy_machine(F, clk, inbits, clear, preset, state);
    input clk, inbits, clear, preset;
    output reg F;
    output reg [1:0] state;

    // 初始化状态
    initial begin
        state = 2'b00;
        F = 1'b0;
    end

    always @ (posedge clk) begin
        // 复位/置位逻辑：优先处理clear和preset
        if (!clear) begin // clear有效（假设低电平有效，可根据需求调整）
            state <= 2'b00;
            F <= 1'b0;
        end else if (!preset) begin // preset有效
            state <= 2'b11;
            F <= 1'b1;
        end else begin
            // 状态转移逻辑
            case(state)
                2'b00: begin
                    if(inbits) begin
                        state <= 2'b00;
                        F <= 1'b1;
                    end else begin
                        state <= 2'b01;
                        F <= 1'b0;
                    end
                end
                2'b01: begin
                    if(inbits) begin
                        state <= 2'b11;
                        F <= 1'b0;
                    end else begin
                        state <= 2'b10;
                        F <= 1'b1;
                    end
                end
                2'b10: begin
                    if(inbits) begin
                        state <= 2'b01;
                        F <= 1'b0;
                    end else begin
                        state <= 2'b00;
                        F <= 1'b1;
                    end
                end
                2'b11: begin
                    if(inbits) begin
                        state <= 2'b10;
                        F <= 1'b1;
                    end else begin
                        state <= 2'b11;
                        F <= 1'b0;
                    end
                end
                default: begin // 防止未知状态
                    state <= 2'b00;
                    F <= 1'b0;
                end
            endcase
        end
    end
endmodule

修正后的测试台（mealy_machine_tb.v） #

`include "mealy_machine.v"

module mealy_machine_tb();
    reg clk, clear, inbits, preset;
    wire F;
    wire [1:0] state; // 改为wire，用于观测模块输出

    // 实例化模块：端口顺序要匹配，建议用命名端口连接更清晰
    mealy_machine M1(
        .F(F),
        .clk(clk),
        .inbits(inbits),
        .clear(clear),
        .preset(preset),
        .state(state)
    );

    // 生成时钟
    initial begin
        clk = 0;
        forever #10 clk = ~clk;
    end

    initial begin
        $dumpfile("mealy_machine_tb.vcd");
        $dumpvars(0, mealy_machine_tb);

        // 初始化输入
        clear = 1;
        preset = 1;
        inbits = 0;
        #20;

        // 测试不同输入组合
        inbits = 0;
        #20;
        inbits = 1;
        #20;
        inbits = 0;
        #20;
        inbits = 1;
        #20;

        // 测试复位
        clear = 0;
        #20;
        clear = 1;
        #20;

        // 测试置位
        preset = 0;
        #20;
        preset = 1;
        #20;

        $finish;
    end
endmodule

关键修正说明 #

• 移除了所有过程块内的assign语句，改用非阻塞赋值<=处理状态机的时序逻辑，保证仿真和综合的一致性。
• 测试台将state改为wire类型，仅用于观测模块输出，不再试图驱动它。
• 测试台用initial块直接给reg变量赋值，同时添加了时钟生成逻辑，确保状态机能正常触发。
• 整理了复位/置位逻辑，明确优先级，避免重复条件。

内容的提问来源于stack exchange，提问作者BladeCJ