Verilog报错‘o is not a valid l-value’含义及代码问题求助

错误含义 #

“is not a valid l-value”的意思是：你试图给一个不能作为左值的对象赋值。在Verilog中，左值必须是具备存储能力、可被主动修改的类型（比如reg、integer）；而wire属于连线类型，只能通过模块端口、assign连续赋值语句来驱动，绝对不能在initial/always这类过程块里直接用=赋值。

你的代码问题分析 #

在ts模块里，你犯了两个逻辑冲突的错误：

1. 把o定义为wire类型，却在initial块里写了o = in1 + in2;，直接给wire赋值，违反Verilog语法规则，触发报错。
2. 你已经实例化了Sommatore4Bit模块来驱动o，同时又手动给o赋值，逻辑上完全冲突——一个wire只能被一个驱动源驱动。

修复方案（二选一） #

方案一：保留Sommatore4Bit模块的使用 #

移除initial块里对o的直接赋值，让模块自动计算并驱动o，同时加微小延迟确保计算完成后再打印：

module ts ;
    reg[3:0] in1,in2;
    wire[3:0] o;
    integer i,j;

    Sommatore4Bit s(.in1(in1), .in2(in2), .out(o));
    
    initial begin
        $dumpfile("dump.vcd");
        $dumpvars(1);
        for (i = 0 ; i < 16; i = i+1 ) begin
            for (j = 0; j < 16 ; j = j+1) begin
                in1 = i;
                in2 = j;
                #1; // 延迟1个时间单位，确保模块完成计算
                display;
            end
        end
    end
    task display;
        $display(" in1 -> %d , in2 -> %d, out %d",in1,in2,o);
    endtask
endmodule

module Sommatore4Bit (
    input[3:0] in1, input[3:0] in2, output reg[3:0] out
);
    always @(in1 or in2) begin
        out = in1 + in2;
    end
endmodule

方案二：不使用Sommatore4Bit模块，直接在ts模块内计算 #

把o的类型从wire改成reg，允许在initial块里直接赋值，同时移除模块实例化：

module ts ;
    reg[3:0] in1,in2;
    reg[3:0] o; // 改为reg类型，支持过程块赋值
    integer i,j;
    
    initial begin
        $dumpfile("dump.vcd");
        $dumpvars(1);
        for (i = 0 ; i < 16; i = i+1 ) begin
            for (j = 0; j < 16 ; j = j+1) begin
                in1 = i;
                in2 = j;
                o = in1 + in2;
                display;
            end
        end
    end
    task display;
        $display(" in1 -> %d , in2 -> %d, out %d",in1,in2,o);
    endtask
endmodule

// 若不需要此模块可直接删除
module Sommatore4Bit (
    input[3:0] in1, input[3:0] in2, output reg[3:0] out
);
    always @(in1 or in2) begin
        out = in1 + in2;
    end
endmodule

内容的提问来源于stack exchange，提问作者mattiadanese