Verilog无符号/有符号数转换及RISC-V ALU代码正确性咨询

1. 关于assign signed_op1 = {{32{op1[31]}},op1};的正确性 #

如果你的ALU针对RV32架构（32位操作数），这个语句完全多余且可能引入错误。Verilog中处理有符号数运算，无需手动将32位操作数符号扩展到64位，直接用$signed(op1)将无符号类型的操作数转换为有符号类型即可。

若为RV64架构下需将32位有符号数扩展为64位，该语句是正确的——通过复制op1的符号位（最高位）32次完成符号扩展，但RV32场景下不需要这一步。

2. 减法的补码处理 #

Verilog的有符号数运算符会自动处理补码运算，无需手动实现“取反加1”。直接写$signed(op1) - $signed(op2)即可完成有符号减法，编译器会自动生成对应补码逻辑。若一定要手动实现，也可写$signed(op1) + $signed(~op2 + 1)，但前者更简洁可靠。

3. 其他需要修改的代码点 #

除减法外，需注意以下操作的实现细节：

• 移位操作：
  • 逻辑左移（SLL）、逻辑右移（SRL）：按无符号数处理，用op1 << shamt（逻辑左移）、op1 >>> shamt（逻辑右移，Verilog中>>>强制逻辑右移，不受操作数类型影响）。
  • 算术右移（SRA）：必须用有符号数处理，写$signed(op1) >> shamt，此时>>会自动保留符号位完成算术右移。
• 位运算（AND/OR/XOR）：这类操作对有符号/无符号数逻辑一致，直接用op1 & op2、op1 | op2、op1 ^ op2即可，无需类型转换。
• 小于比较（SLT）：必须用有符号数比较，得到1位布尔结果后，再扩展为32位无符号数（见下一部分）。

4. 小于比较结果转回无符号数 #

SLT操作的结果是1位（1表示op1有符号小于op2，0表示否则），要转回32位无符号数，只需将该1位结果放在最低位，高位补0即可：

assign result_slt = {31'd0, ($signed(op1) < $signed(op2))};

这样得到的result_slt是标准32位无符号数，符合RISC-V SLT指令的结果要求（0或1的无符号表示）。

内容的提问来源于stack exchange，提问作者Dimitris Vagenas