将1位reg类型赋值给4位reg类型是否可行？RTL实现咨询

你当前的代码在Verilog中是合法的，但需要明确赋值时的位扩展行为，以及根据实际需求调整实现方式：

默认行为（零扩展） #

当把1位无符号reg类型的Y赋值给4位reg类型的X时，Verilog会自动执行零扩展：X的最高3位会被填充为0，最低位取Y的值。例如：

• 若Y = 1'b1，则X会被赋值为4'b0001
• 若Y = 1'b0，则X会被赋值为4'b0000

另外注意你的代码缺少时钟信号的声明，补全后的完整代码如下：

module rtL(
    input clk
);
reg [3:0]X;
reg Y;
always@(posedge clk)begin
   X <= Y;
end 
endmodule

按需调整的实现方式 #

根据不同的功能需求，你可以选择以下写法：

1. 符号扩展（保留有符号数的符号位） #

如果Y代表有符号数，需要将符号位扩展到4位，可将Y声明为signed类型，或在赋值时用$signed转换：

module rtL(
    input clk
);
reg [3:0]X;
reg signed Y; // 声明为有符号reg
always@(posedge clk)begin
   X <= Y; // 自动符号扩展，Y=1'b1时X=4'b1111
end 
endmodule

或者不修改Y的类型，直接转换：

always@(posedge clk)begin
   X <= $signed(Y);
end

2. 仅更新最低位，保留高位原值 #

如果需要保持X的高3位不变，仅将最低位更新为Y的值，可采用位拼接或直接赋值最低位：

always@(posedge clk)begin
   // 写法1：直接赋值最低位
   X[0] <= Y;
   // 写法2：位拼接更新
   X <= {X[3:1], Y};
end

内容的提问来源于stack exchange，提问作者superb ranjeet