带for循环的Verilog/SV函数被判定为非常量，如何转为常量函数？

方法1：用递归函数替代for循环 #

多数综合/仿真工具（包括Yosys和Verilator）允许无副作用的递归函数作为常量表达式，只要函数仅依赖输入常量、没有动态变量赋值（除了递归参数）。

比如要实现数组元素累加的功能，把循环改成递归：

// 适配Verilog/SV混合语法的递归常量函数
function automatic int sum_widths(input int idx, input int widths[]);
    if (idx == widths.size()) begin
        sum_widths = 0;
    end else begin
        sum_widths = widths[idx] + sum_widths(idx+1, widths);
    end
endfunction

// 使用示例
localparam int WIDTHS[] = {2, 3, 5, 4};
localparam int TOTAL_WIDTH = sum_widths(0, WIDTHS);

module my_module (
    input  logic [TOTAL_WIDTH-1:0] data_in,
    output logic [7:0] data_out
);
// 模块逻辑
endmodule

注意：递归深度不能超过工具限制（一般数组长度几十以内没问题），且函数必须是automatic（避免静态变量带来的副作用）。

方法2：用Generate块递推累加参数 #

如果递归不适合，可通过Generate循环的参数递推实现累加，把结果存入localparam：

localparam int WIDTHS[] = {2, 3, 5, 4};
localparam int NUM_ITEMS = WIDTHS.size();

// 用generate块递推累加
generate
    localparam int ACCUM[NUM_ITEMS+1];
    assign ACCUM[0] = 0;
    for (genvar i=0; i<NUM_ITEMS; i++) begin : accum_loop
        assign ACCUM[i+1] = ACCUM[i] + WIDTHS[i];
    end
    localparam int TOTAL_WIDTH = ACCUM[NUM_ITEMS];
endgenerate

module my_module (
    input  logic [TOTAL_WIDTH-1:0] data_in,
    output logic [7:0] data_out
);
// 模块逻辑
endmodule

这种方法通过生成循环逐步累加，把每一步的结果存在参数数组里，最终的ACCUM[NUM_ITEMS]就是总宽度，工具会把它识别为常量。

方法3：利用Yosys的SV特性支持（限新版本） #

较新的Yosys版本（>=0.20）支持const function关键字，只要函数没有副作用、所有变量都是const类型，可以保留for循环：

const function int sum_widths(input int widths[]);
    const int num = widths.size();
    int total = 0;
    for (int i=0; i<num; i++) begin
        total += widths[i];
    end
    sum_widths = total;
endfunction

localparam int WIDTHS[] = {2,3,5,4};
localparam int TOTAL_WIDTH = sum_widths(WIDTHS);

注意：Verilator对const function的支持需要开启--sv选项，且版本要足够新。

关键注意事项 #

• 避免函数内使用静态变量、全局信号或任何非输入参数的变量，工具会判定为有副作用，无法作为常量函数。
• 所有输入必须是localparam或parameter这类编译期常量，不能是动态信号。
• 如果用Yosys，可通过read_verilog -sv开启SV特性支持，确保工具识别相关语法。

内容的提问来源于stack exchange，提问作者em-rg-ncy