VHDL设计中混合非时钟驱动与时钟驱动实体是否合规？

我正在完成一个基于VHDL的加密模块设计作业，设计中需要创建XOR、MUX等基础实体，这类实体采用不含时钟信号的进程描述（组合逻辑），例如MUX的代码如下：

process(S,D0,D1)
begin 
    case S is
        when '0' =>
            O <= D0;
        when '1' =>
            O <= D1;
        when others =>
            O <= (others => 'X');
    end case;
end process;

同时，设计中还有寄存器这类以时钟为驱动信号的模块（时序逻辑），代码示例如下：

process (Clock)
begin
    if (Clock='1' and Clock'EVENT )then
        if (ENABLE='1') then
            Q <= D;
        end if;
    end if;
end process;

针对以上设计方式，我有三个疑问：

• 这种混合使用非时钟驱动实体与时钟驱动实体的方式是否合法？
• 我认为这在实际设计中并不合适，是否正确？
• 该方案可通过仿真与综合，但实际这么做是否可行？

问题解答 #

1. 完全合法
   VHDL作为硬件描述语言，核心就是支持组合逻辑与时序逻辑的混合设计。你写的MUX代码是标准的组合逻辑实现，寄存器代码是同步时序逻辑的典型写法，无论语法还是语义都完全符合VHDL规范，仿真器、综合器等工具都会正确识别处理。

2. 你的观点完全错误
   这种混合设计不仅不是不合适，反而是数字电路设计的标准范式。任何实际的数字系统（包括加密模块）都必须同时包含这两类逻辑：

• 组合逻辑负责即时运算、数据选择、信号路由，比如加密算法中的轮变换、密钥扩展的运算部分；
• 时序逻辑负责同步存储数据、控制状态跳转，比如加密过程中中间结果的暂存、状态机的同步更新。
  如果全用组合逻辑，电路会失去同步机制，极易出现竞争冒险，且时序收敛难度极大；全用时序逻辑则会无端浪费硬件资源，像MUX这类纯选择逻辑根本不需要时钟同步，即时响应输入才是合理设计。

3. 实际完全可行
   能通过仿真和综合，说明你的代码逻辑正确且符合工具的可实现要求。只要你设置合理的时序约束（比如时钟频率、建立/保持时间），综合后的电路可以正常在FPGA或ASIC上工作。需要注意的是，组合逻辑要避免过长的路径（比如多级MUX串联导致延迟过大），但这属于设计优化范畴，不是混合设计本身的问题。

内容的提问来源于stack exchange，提问作者Gamb