SystemVerilog FSM实现异常：RTL电路不符，疑enum定义有误

• 未显式指定编码导致综合器自动优化
  默认情况下，typedef enum的状态编码由综合器自动分配，可能出现非连续编码、独热码/二进制码切换的情况，导致RTL里的状态寄存器位宽或逻辑不符合预期。比如：

  typedef enum {S0, S1, S2, S3} state_t;
  

  若综合器自动用独热码，寄存器位宽会是4位而非2位，和预期的二进制编码逻辑不匹配。解决方法是显式指定编码：

  typedef enum logic [1:0] {S0=2'b00, S1=2'b01, S2=2'b10, S3=2'b11} state_t;
  

• enum类型与寄存器端口/信号类型不匹配
  若状态寄存器声明为logic [N:0]而非自定义的state_t，综合时会发生类型隐式转换，可能丢失状态编码信息。比如：

  logic [1:0] current_state; // 错误：应该用state_t类型
  state_t next_state;
  

  正确做法是统一用自定义enum类型声明状态信号：

  state_t current_state, next_state;
  

• 未处理enum的默认状态（综合器补全的非法状态）
  综合器会为enum生成所有可能的编码组合，若状态机未处理非法状态跳转，可能生成额外的逻辑或导致状态寄存器出现意外的锁存器。必须在always块中添加默认分支：

  always_comb begin
    next_state = current_state; // 默认保持当前状态
    case(current_state)
      S0: // ... 状态跳转逻辑
      S1: // ...
      // 其他状态分支
      default: next_state = S0; // 非法状态跳转回初始态
    endcase
  end
  

• enum定义放在模块内部而非全局域/package
  若enum定义在模块内部且被多个子模块引用，可能因综合器的作用域处理问题导致编码不一致。建议将状态enum放在单独的package中导入，或定义在全局域：

  package state_pkg;
    typedef enum logic [1:0] {S0, S1, S2, S3} state_t;
  endpackage
  
  import state_pkg::*;
  module top(...);
    // ... 使用state_t类型
  endmodule
  

• 未通过typedef声明enum类型直接定义信号
  错误写法：

  enum {S0, S1} current_state; // 未typedef，综合器可能无法正确识别类型
  

  正确写法必须先typedef定义类型，再声明信号：

  typedef enum {S0, S1} state_t;
  state_t current_state;
  

内容的提问来源于stack exchange，提问作者Victor Vargas