Verilog单时钟周期多写场景下，如何避免内存被展平为寄存器阵列？

你提到的原因有误，代码中是单周期内8次独立写操作，而非读操作。综合工具将内存展平为寄存器阵列，是因为普通单端口RAM不支持单周期多写，只能用寄存器阵列来适配这种多端口写需求。要保持单周期多写特性，同时让综合工具映射为硬件块RAM（而非寄存器阵列），可参考以下方法：

方法1：使用厂商提供的多写端口RAM IP #

多数FPGA厂商（如Xilinx、Intel）的块RAM IP支持配置多写端口（比如双端口RAM扩展为多写端口，或专用多写端口RAM IP）。直接调用对应IP，将8组wr_address[i]和data_in[i]分别连接到不同的写端口，工具会直接映射到硬件块RAM，不会展平。

示例伪代码（以多写端口RAM为例）：

// 调用厂商多写端口RAM IP，根据实际IP接口调整
ram_multi_write u_ram (
    .clk        (clk),
    .wr_en_0    (1'b1),
    .wr_addr_0  (wr_address[0]),
    .wr_data_0  (data_in[0]),
    .wr_en_1    (1'b1),
    .wr_addr_1  (wr_address[1]),
    .wr_data_1  (data_in[1]),
    // 依次添加剩余6组写端口信号
    .wr_en_7    (1'b1),
    .wr_addr_7  (wr_address[7]),
    .wr_data_7  (data_in[7]),
    .rd_en      (1'b0),  // 若无需读操作可置0
    .rd_addr    (10'd0),
    .rd_data    ()
);

方法2：重组数据与地址，利用宽位宽RAM #

如果wr_address[i]是连续或有规律的（比如从base_addr到base_addr+7），可以将8个9位数据拼接为72位宽的数据，对应写入宽位宽RAM的单个地址，把多写操作转换为单次宽位写，这样能直接映射到块RAM。读取时再拆分数据即可。

示例代码：

// 128个72位存储单元，等价于原1024个9位单元（128*8=1024）
reg [71:0] mem [127:0];
always @(posedge clk) begin
    // 假设wr_address是连续的，取高位作为宽RAM的地址
    mem[wr_address[0][9:3]] <= {data_in[7], data_in[6], data_in[5], data_in[4],
                                data_in[3], data_in[2], data_in[1], data_in[0]};
end

方法3：添加综合约束强制指定内存类型 #

部分综合工具支持通过约束指令，强制将内存综合为块RAM。但需注意：这种约束仅在硬件支持该操作时生效，若单周期多写超出块RAM的硬件能力，约束会被忽略。

示例代码（Synopsys语法，不同厂商需调整）：

// 强制综合为块RAM的约束
reg [8:0] mem [1024:0] /* synthesis ramstyle = "block" */;

always @(posedge clk) begin
    // 建议用int声明循环变量，避免未定义问题；同时用非阻塞赋值<=
    for (int i = 0; i < 8; i++) begin
        mem[wr_address[i]] <= data_in[i];
    end
end

注：Intel工具对应约束为/* synthesis ramstyle = "M20K" */，需根据目标平台调整。

额外注意事项 #

• 时序过程块中必须使用非阻塞赋值<=，使用阻塞赋值=可能导致仿真与综合结果不一致。
• 需确认目标FPGA的块RAM硬件支持的写端口数量，若需要8个写端口，可能需要通过IP组合多个块RAM实现，直接调用厂商IP是最可靠的方式。

内容的提问来源于stack exchange，提问作者Makuta Arguilleres