Vivado综合阶段Design Timing Summery出现WNS=inf的原因咨询及100ns时钟时序验证需求

当你在Vivado综合阶段看到WNS（最差负建立时间）为inf，本质上是时序分析工具在告诉你：它找不到需要检查的有效时序约束路径——简单说就是工具不知道要按照什么时钟周期去验证你的设计，所以默认没有时序违规，WNS就显示无穷大。结合你要确保100ns周期时钟运行的需求，下面是具体原因和解决步骤：

可能的原因 #

• 时钟约束语法或对象错误：你写的create_clock约束可能有问题——比如端口名拼写错了、周期参数设错（要100ns的话应该是-period 100），或者约束的端口根本不存在（比如设计里的时钟端口叫sys_clk，你约束成了clk）。工具识别不到有效时钟，自然不会做时序检查。
• 约束文件未正确加载：你写的XDC约束文件可能没被添加到项目里，或者没设置为综合/实现阶段的有效约束。比如在项目里把约束文件的“Used In”属性只设成了“Simulation”，那综合阶段根本不会读它。
• 设计中无同步逻辑或路径未被约束覆盖：如果你的设计全是组合逻辑（没有触发器），工具确实没什么时序路径要检查；但更常见的是，部分同步路径没被你的100ns时钟约束覆盖——比如跨时钟域路径没处理，或者某些模块的时钟没关联到你的主时钟约束。
• 约束存在冲突或未生效：比如你同时设置了set_false_path覆盖了所有路径，或者约束里有语法错误（比如缺少括号、参数错误），导致工具忽略了你的时钟约束。

解决方案 #

1. 验证时钟约束的有效性 #

• 打开Vivado的Constraints Editor，找到你创建的时钟约束，检查端口名、周期参数是否正确。要100ns周期的话，约束命令应该是类似：

  create_clock -name my_clk -period 100 [get_ports clk_in]
  

• 在Tcl控制台执行report_clocks命令，查看输出里是否有你定义的100ns周期时钟。如果没有，说明约束没被工具识别，赶紧修正。

2. 确保约束文件正确加载 #

• 在项目管理窗口，右键点击你的XDC约束文件，选择Properties，确认“Used In”选项里勾选了Synthesis和Implementation。如果没勾选，调整后重新综合。
• 执行check_timing命令，查看工具输出的警告或错误——比如“Cannot find port xxx”这种提示，直接定位约束的问题点。

3. 检查未约束路径 #

• 执行report_unconstrained_paths命令，找出设计中没被约束的路径。对于同步路径，确保它们由你的100ns时钟驱动；对于异步路径，根据需求添加set_false_path或者set_max_delay约束（比如跨时钟域路径可以设set_false_path -from [get_clocks clk_a] -to [get_clocks clk_b]）。

4. 确认设计存在同步逻辑 #

• 查看综合后的网表（Synthesized Design -> Open Synthesized Design），搜索触发器（FF），确认这些触发器由你的目标时钟驱动。如果全是组合逻辑，那确实不需要时序检查，但如果是你设计遗漏了同步电路，就得补充触发器来实现时钟同步。

额外调试小技巧 #

• 查看Timing Summary里的Clock Summary部分，确认你的100ns时钟是否被列出，以及是否有对应的时序路径被检查。
• 执行report_timing -delay max -max_paths 10命令，如果没有输出任何路径，基本可以确定是约束没生效或者没有同步路径。

内容的提问来源于stack exchange，提问作者Gabriele Marchetti