VHDL中&运算符功能及位索引写法对结果的影响咨询

• 执行代码后的结果：
  执行vector_a <= vector_a(3 downto 0) & '1';后，vector_a的结果是**"0 0 0 0 1"**。
  VHDL的&是连接运算符，遵循「左操作数占据结果的高位部分，右操作数占据结果的低位部分」的规则。初始时vector_a为"00000"（索引4是最高位，0是最低位），vector_a(3 downto 0)取的是原信号索引3到0的四位，即"0000"；将其与'1'连接后得到"00001"，赋值给vector_a后，对应索引4到0的位就是0、0、0、0、1。

• 位索引改为3 to 0的情况：
  这种写法属于非法语法，会直接导致编译错误。VHDL明确规定，数组切片的范围方向必须与原数组的下标方向一致：原vector_a定义为4 downto 0（降序方向），所以切片只能用downto指定范围，不能使用to（升序方向），因此不存在结果变化的可能。

内容的提问来源于stack exchange，提问作者Alvaro Suarez Menendez