PCIe Post TLP下CPU频繁写入BAR地址的行为及架构差异问询

一、CPU频繁写内存映射BAR地址的基本行为 #

当CPU通过忙循环持续更新PCIe设备的内存映射寄存器（BAR地址）时，每次写操作都会生成Post Write TLP发送给设备。这类TLP属于无响应型（常规场景下不需要设备返回Completion），所以CPU可以连续发起多个写请求，不用等待前一个操作完成。

二、未完成Post Write TLP达上限时的处理 #

PCIe规范要求每个发送端（比如CPU所在的Root Complex）都有Posted TLP队列的容量限制。当未完成的Post Write TLP数量触达这个上限时：

• TLP不会被丢弃：PCIe对Post TLP要求可靠传输，不允许随意丢弃。
• CPU会暂停发起新的写请求：Root Complex会阻塞CPU的写操作，直到队列腾出空闲空间——也就是已有部分Post TLP被设备接收处理后，队列有了空位，CPU才能继续发起新的写请求。

三、Post TLP场景下CPU如何感知写入完成 #

常规Post Write TLP本身不需要设备返回Completion，CPU发起写操作后不会主动等待它完成。如果业务逻辑需要确保写入已经生效，通常用两种方法：

• 发起非Post读操作：比如读取同一个寄存器或者设备的状态寄存器。读操作属于Non-Post TLP，必须等设备返回Completion才能继续。此时Root Complex会确保所有之前的Post Write TLP都已发送给设备并处理完成，才会发送读请求，以此实现写操作的同步。
• 利用设备同步寄存器：部分设备会提供专门的同步状态寄存器，CPU写入目标寄存器后，需要轮询这个同步寄存器，直到设备确认写入完成。

四、x86-64与ARM架构的差异 #

两者核心行为都遵循PCIe规范，但细节上有区别：

• 队列与阻塞表现：x86-64的Root Complex通常配有较大的Posted TLP队列，阻塞逻辑由硬件（北桥/PCIe控制器）处理，用户态程序几乎感觉不到延迟；ARM架构下不同SoC的PCIe控制器差异大，部分低功耗SoC的队列容量小，阻塞时CPU暂停的时间可能更明显。
• 内存屏障指令：x86-64用mfence指令就能确保所有前置写操作（包括PCIe Post Write）完成后再执行后续指令；ARM则需要用dmb/dsb指令实现类似效果，且不同ARM版本（如ARMv8）的指令语义对PCIe操作的影响略有不同。
• I/O内存属性配置：x86-64默认对PCIe BAR地址采用非缓存（Uncached）或写合并（Write Combining）策略；ARM架构下必须通过MMU明确设置BAR的内存属性（比如Device-nGnRE），不同属性会影响Post Write TLP的发送时机和队列行为。

内容的提问来源于stack exchange，提问作者Myrfy