时钟域穿越亚稳态问题：晶体管层面成因及饱和区关联分析

1. 时钟域穿越（CDC）中的亚稳态问题 #

在跨时钟域传输数据时，如果数据在目标触发器的建立-保持窗口内发生跳变，触发器就无法可靠锁存明确的0或1电平，输出会进入介于高低电平之间的中间状态，且这个状态的持续时间不确定——这就是CDC场景下的亚稳态。这种不确定的中间电平会沿后续逻辑传播，可能引发错误逻辑判断、数据丢失甚至系统崩溃。通常会采用两级触发器同步、握手协议等方式降低亚稳态风险。

2. 亚稳态的晶体管层面成因及饱和区疑问 #

触发器核心是交叉耦合的反相器结构（锁存器），正常工作时两个反相器输出稳定在相反电平（一个Vdd，一个GND）。当数据在建立-保持窗口内跳变，时钟触发瞬间输入信号处于高低电平过渡区间：

• 反相器中的PMOS和NMOS会同时导通（并非单纯进入饱和区）：PMOS未完全截止，NMOS也未完全导通，两者导通电流相互抵消，让锁存器节点电压卡在接近Vdd/2的中间值。
• 这个中间值处于反相器电压传输特性（VTC）的“过渡区”，此时反相器增益极低，交叉耦合的反馈无法快速将节点电压拉到Vdd或GND，导致结构陷入不稳定平衡状态——这就是亚稳态的晶体管层面根源。

简言之，亚稳态不是因为晶体管进入饱和区，而是PMOS和NMOS同时导通，形成了难以快速脱离的不稳定平衡点。

3. 晶体管特性与亚稳态的关联 #

结合你已掌握的晶体管原理，直接关联亚稳态：

• 先看反相器的VTC：当输入电压接近晶体管阈值电压（Vth）时，PMOS和NMOS都会导通，此时输出电压变化率极低（VTC斜率小），输入微小变化不会快速反映到输出上。
• 触发器的交叉耦合结构相当于两个反相器互相作为输入，当外部输入让其中一个反相器的输入落在Vth附近时，它的输出会是中间电平，作为另一个反相器的输入，同样让对方输出中间电平——形成闭环的不稳定状态。
• 晶体管的导通特性（从截止到导通是渐变而非突变）决定了这个中间状态无法瞬间消除，必须等待噪声或电路微小偏移打破平衡，让节点电压被拉到稳定高低电平，这段等待时间就是亚稳态持续时间。

内容的提问来源于stack exchange，提问作者k.kumara