Cyclone V SoC开发板LoanIO输出模拟信号问题求助

以下是针对该问题的排查方向和解决方法：

1. 检查HPS端GPIO引脚配置 #

• 确认HPS侧对应的SPI引脚（CSn/MOSI/MISO）未被配置为SPI外设功能，而是设置为GPIO数字输出模式，且配置为推挽输出（而非开漏）。如果HPS端将引脚锁定为SPI功能，FPGA的LoanIO输出会因引脚控制权冲突无法正常驱动。
• 操作步骤：在U-Boot或设备树中修改引脚配置，将目标引脚设置为GPIO模式，同时通过HPS寄存器释放引脚控制权给FPGA（例如配置ALT_LWHPS2FPGA_LOAN_OE寄存器使能FPGA输出）。

2. 验证LoanIO的信号方向与控制权配置 #

• 在Qsys的HPS配置向导中，确认hps_h2f_loan_io_out[60]对应的引脚被设置为FPGA到HPS的输出方向，且HPS已将该引脚的控制权移交FPGA。若方向配置错误或控制权仍在HPS，FPGA输出无法直接驱动外部引脚。
• 操作步骤：重新配置Qsys中的HPS LoanIO参数，生成新的硬件比特流并烧录到开发板。

3. 检查FPGA引脚的电气特性设置 #

• 确认目标LoanIO引脚的电平标准为LVCMOS33，且VCCIO电压域配置为3.3V。若电压域设置为1.8V，即使输出数字信号，电平也会被钳位，呈现类似模拟的平均电压。
• 操作步骤：在Quartus Pin Planner中修改引脚的电平标准和电压域配置，重新编译工程。

4. 确认PLL输出的驱动能力 #

• 检查PLL输出的clk_313是否被综合为高阻态或经过弱驱动缓冲。虽然PLL输出默认驱动能力足够，但如果布线过程中添加了不必要的高阻逻辑，会导致信号摆幅不足。
• 操作步骤：在Quartus中查看综合后的网表，确认clk_313直接连接到LoanIO引脚；同时在Pin Planner中为该引脚设置合适的驱动强度（如8mA）。

5. 排查RTOS的GPIO误配置 #

• 板载简易RTOS可能在运行时修改了HPS GPIO的寄存器配置，例如将目标引脚重新切换为SPI功能或输入模式，导致FPGA输出被覆盖。
• 操作步骤：检查RTOS中HPS GPIO的初始化代码，确保目标引脚被设置为GPIO模式，且未在运行过程中修改引脚功能。

Verilog代码注意事项 #

你的代码assign hps_h2f_loan_io_out[60] = clk_313;本身无逻辑问题，但需确保clk_313是PLL输出的稳定数字时钟，未被综合优化为异常状态。可通过Quartus的SignalTap工具抓取FPGA内部的clk_313信号，确认其为标准数字时钟。

内容的提问来源于stack exchange，提问作者Alex_Chun