VHDL中如何在PORT MAP内实现条件化端口赋值？

需求说明 #

需要实例化10个Processor组件，其Input整数端口需根据Condition布尔信号的状态赋值：当Condition为真时输入10，否则输入20。

基础组件代码 #

Processor实体与架构定义如下：

entity Processor is
    Port (
        Input : in integer;
        -- 其他端口定义
        );
end Processor;

architecture Behavioral of Processor is
    -- 内部逻辑实现
begin
    -- 组件功能逻辑
end Behavioral;

之前尝试的无效写法及问题分析 #

写法一：PORT MAP内直接使用顺序if语句 #

ENTITY Interconnection_Network IS
END Interconnection_Network;

ARCHITECTURE Behavioral OF Interconnection_Network IS
    signal Condition : boolean := true;

    COMPONENT Processor IS
        PORT (
            input : IN INTEGER;
            -- 其他端口
        );
    END COMPONENT;

BEGIN
    Processor_Gen : FOR proc IN 0 TO 9 GENERATE
        Processor_Instance : Processor
        PORT MAP(
          if <condition> then
            input => 10;
        else
            input =>20;
        );
    END GENERATE Processor_Gen;
END Behavioral;

问题：VHDL不允许在端口映射（PORT MAP）中使用if-else这类顺序语句，端口映射仅支持信号、常量或合法的并发表达式。

写法二：PORT MAP内直接嵌入条件表达式 #

ENTITY Interconnection_Network IS
END Interconnection_Network;

ARCHITECTURE Behavioral OF Interconnection_Network IS
    signal Condition : boolean := true;

    COMPONENT Processor IS
        PORT (
            input : IN INTEGER
        );
    END COMPONENT;

BEGIN
    Processor_Gen : FOR proc IN 0 TO 5 GENERATE
        Processor_Instance : Processor
        PORT MAP(
            input => (IF Condition THEN 10 ELSE 20 END IF)
        );
    END GENERATE Processor_Gen;
END Behavioral;

问题：Condition是信号而非常量，这种条件表达式属于顺序语句，不能直接用于并发上下文的端口映射中。

写法三：GENERATE块内用无敏感列表进程驱动共享信号 #

ENTITY Interconnection_Network IS
END Interconnection_Network;

ARCHITECTURE Behavioral OF Interconnection_Network IS
    signal Condition : boolean := true;

    COMPONENT Processor IS
        PORT (
            input : IN INTEGER
        );
    END COMPONENT;

    signal InputValue : INTEGER;

BEGIN
    Processor_Gen : FOR proc IN 0 TO 5 GENERATE
        PROCESS
        BEGIN
            IF Condition THEN
                InputValue <= 10;
            ELSE
                InputValue <= 20;
            END IF;
        END PROCESS;

        Processor_Instance : Processor
        PORT MAP(
            input => InputValue
        );
    END GENERATE Processor_Gen;
END Behavioral;

问题：

1. 多个GENERATE块会创建多个进程同时驱动InputValue信号，VHDL不允许非分辨类型信号存在多个驱动源；
2. 进程无敏感列表，模拟时会无限循环执行，导致逻辑错误。

正确实现方案 #

方案一：每个实例独立驱动输入信号（并发条件赋值） #

适合需要为每个实例单独控制输入的场景（本需求中所有实例输入一致，也可复用）：

ENTITY Interconnection_Network IS
END Interconnection_Network;

ARCHITECTURE Behavioral OF Interconnection_Network IS
    signal Condition : boolean := true;

    COMPONENT Processor IS
        PORT (
            Input : IN INTEGER;
            -- 其他端口
        );
    END COMPONENT;

BEGIN
    Processor_Gen : FOR proc IN 0 TO 9 GENERATE
        -- 为每个实例定义独立的输入信号
        signal Inst_Input : INTEGER;
    BEGIN
        -- 并发条件赋值，自动监听Condition信号变化
        Inst_Input <= 10 WHEN Condition ELSE 20;

        Processor_Instance : Processor
        PORT MAP(
            Input => Inst_Input
            -- 其他端口映射
        );
    END GENERATE Processor_Gen;
END Behavioral;

说明：在GENERATE块内定义独立信号Inst_Input，通过并发条件赋值语句实现信号的条件驱动，符合VHDL并发模型，语法合规且逻辑正确。

方案二：单个进程驱动共享输入信号（所有实例复用） #

如果所有10个Processor实例的Input端口值始终一致，可使用共享信号减少资源消耗：

ENTITY Interconnection_Network IS
END Interconnection_Network;

ARCHITECTURE Behavioral OF Interconnection_Network IS
    signal Condition : boolean := true;
    signal Shared_Input : INTEGER; -- 所有实例共享的输入信号

    COMPONENT Processor IS
        PORT (
            Input : IN INTEGER;
            -- 其他端口
        );
    END COMPONENT;

BEGIN
    -- 单进程驱动共享信号，敏感列表包含Condition
    Input_Driver : PROCESS(Condition)
    BEGIN
        IF Condition THEN
            Shared_Input <= 10;
        ELSE
            Shared_Input <= 20;
        END IF;
    END PROCESS;

    Processor_Gen : FOR proc IN 0 TO 9 GENERATE
        Processor_Instance : Processor
        PORT MAP(
            Input => Shared_Input
            -- 其他端口映射
        );
    END GENERATE Processor_Gen;
END Behavioral;

说明：单个进程监听Condition信号变化，驱动共享信号Shared_Input，所有实例直接映射该信号，避免重复逻辑，模拟和综合效率更高。

内容的提问来源于stack exchange，提问作者Amin Rzn