优化32位输入8选1多路复用器以实现最短延迟的技术咨询

现有实现分析 #

你尝试的两种实现（条件运算符链、case语句），综合器通常会将它们映射为单层3位选择的多路复用结构，逻辑深度为3，这也是延迟约3ns的核心原因——选择信号的3位需要同时参与所有输入的选通判断，信号路径较长。

更优实现：层级联结构（4选1 + 2选1） #

采用两级级联结构（2个4选1 MUX + 1个2选1 MUX）确实能获得更优的时序表现：

• 逻辑深度从3降低为2：先通过选择信号的低2位（S[1:0]）分别选通两组4路输入，再用最高位（S[2]）从两个4选1的输出中选择最终结果。
• 每一级的选择逻辑更简单，单级延迟更小，整体路径延迟会显著降低。

对应代码实现 #

4选1多路复用器（32位）

module mux4_1 #(
    parameter WIDTH = 32
)(
    input  [WIDTH-1:0] I0, I1, I2, I3,
    input  [1:0]       S,
    output [WIDTH-1:0] Y
);

assign Y = (S == 2'b00) ? I0 :
           (S == 2'b01) ? I1 :
           (S == 2'b10) ? I2 :
           (S == 2'b11) ? I3 :
           {WIDTH{1'bx}};

endmodule

2选1多路复用器（32位）

module mux2_1 #(
    parameter WIDTH = 32
)(
    input  [WIDTH-1:0] I0, I1,
    input              S,
    output [WIDTH-1:0] Y
);

assign Y = S ? I1 : I0;

endmodule

级联实现8选1多路复用器

module mux8_1 #(
    parameter WIDTH = 32
)(
    input  [WIDTH-1:0] I1, I2, I3, I4, I5, I6, I7, I8,
    input  [2:0]       S,
    output [WIDTH-1:0] Y
);

wire [WIDTH-1:0] mux4_out1, mux4_out2;

// 第一级：两个4选1 MUX
mux4_1 #(.WIDTH(WIDTH)) mux4_inst1 (
    .I0(I1), .I1(I2), .I2(I3), .I3(I4),
    .S(S[1:0]),
    .Y(mux4_out1)
);

mux4_1 #(.WIDTH(WIDTH)) mux4_inst2 (
    .I0(I5), .I1(I6), .I2(I7), .I3(I8),
    .S(S[1:0]),
    .Y(mux4_out2)
);

// 第二级：2选1 MUX
mux2_1 #(.WIDTH(WIDTH)) mux2_inst (
    .I0(mux4_out1), .I1(mux4_out2),
    .S(S[2]),
    .Y(Y)
);

endmodule

额外优化建议 #

• 如果使用FPGA实现，可直接调用厂商提供的硬核MUX原语（比如Xilinx的MUXF7/MUXF8，Intel的ALTMUX），这类原语是硬件优化后的结构，延迟远低于综合生成的通用逻辑。
• 确保选择信号S的时序干净，避免因选择信号的毛刺或歪斜导致额外延迟，可对S进行同步处理（如果项目允许的话）。

内容的提问来源于stack exchange，提问作者Mr.Robot