不同位宽向量逻辑相等运算的输出结果疑问及无符号扩展验证

没错，你的判断完全正确！Verilog在处理不同位宽的操作数进行==逻辑相等运算时，确实会先把位宽较小的变量无符号零扩展到位宽较大的变量的位宽，再逐位执行比较操作，这就是你看到仿真结果的原因。

具体规则拆解 #

Verilog对于不同位宽操作数的运算，遵循明确的位宽匹配规则：

• 当两个操作数位宽不一致时，优先将位宽更小的操作数扩展到与较大位宽的操作数一致
• 对于默认的无符号类型（比如你代码里的logic、reg这类），采用零扩展——也就是在高位补0完成位宽匹配
• 只有当操作数被显式声明为有符号类型（比如logic signed、int）时，才会使用符号扩展（高位补符号位）

结合你的代码分析 #

看你的测试代码：

• cmp_0是4位的无符号向量：logic [3:0] cmp_0;
• cmp_1是1位的无符号变量：logic cmp_1 = 1'b0;

当执行check = (cmp_0 == cmp_1)时，Verilog会自动把cmp_1扩展成4位的4'b0000，再和cmp_0逐位比较：

• 只有当cmp_0的取值是4'b0000时，逐位完全匹配，结果为1
• 其他所有cmp_0的取值（从0001到1111）和4'b0000都存在位不匹配的情况，所以结果都是0

这和你用Vivado Simulator得到的仿真结果完全对应。

额外补充：如果涉及有符号类型？ #

如果你的变量是有符号类型，扩展规则会变化：比如把cmp_1声明为logic signed cmp_1 = 1'b1;，那它会被符号扩展成4'b1111，这时候当cmp_0是4'b1111时，比较结果就会是1。不过要注意，==本身是逻辑相等比较，不区分操作数的有符号属性，只是位宽扩展的规则会根据操作数的符号属性变化。

内容的提问来源于stack exchange，提问作者Alex