Yosys增量式逻辑合成支持情况及相关技术问题问询

针对使用Yosys进行合成的多文件Verilog项目，常规脚本如下：

# read all files
read_verilog *.v

# synthesis
synth -top
    
# output the synthesis result
write_verilog res.v

当修改单个文件时需重新运行脚本并合成所有文件，大型项目中该过程耗时较长，由此提出以下问题：

1. Yosys是否支持增量式合成，仅对修改文件重新合成？若支持请提供具体脚本示例（如三文件项目初始全合成后修改单个文件的场景）；
2. 若Yosys不支持，有哪些可实现该功能的替代工具？
3. 当模块m1实例化位于其他文件的m2时，修改m2是否需同时重新合成m1与m2？
4. 逻辑合成最终是否会生成单一网表文件？

问题1：Yosys是否支持增量式合成？ #

Yosys原生不支持真正的增量式合成——它没有内置机制追踪文件依赖并仅重新合成修改过的模块。不过可以通过手动拆分合成流程、利用Yosys的hierarchy命令和模块导出/导入功能模拟类似效果，以下是三文件项目（top.v、m1.v、m2.v，其中top实例化m1，m1实例化m2）的示例：

初始全合成流程 #

# 创建模块保存目录
mkdir -p modules
# 读取所有文件并导出各模块的原始网表
read_verilog top.v m1.v m2.v
hierarchy -check -top top
# 导出每个模块的未合成版本，用于后续增量流程
write_verilog -attr -noexpr -nohex -nodec modules/top_pre.v -module top
write_verilog -attr -noexpr -nohex -nodec modules/m1_pre.v -module m1
write_verilog -attr -noexpr -nohex -nodec modules/m2_pre.v -module m2
# 全量合成并保存最终结果
synth -top top
write_verilog res.v

修改m2.v后的增量式流程 #

# 导入未修改模块的原始网表
read_verilog modules/top_pre.v modules/m1_pre.v
# 读取修改后的m2文件
read_verilog m2.v
# 重新构建层级并合成
hierarchy -check -top top
synth -top top
write_verilog res.v

注意：这种方法仅适用于模块接口未发生变化的场景，如果修改了m2的端口定义，必须重新合成所有依赖它的模块（m1、top）。

问题2：替代工具 #

如果需要原生支持增量式合成的工具，可考虑以下选项：

• Vivado Synthesis: Xilinx官方FPGA工具，支持基于文件依赖的增量合成，可通过Tcl脚本或GUI配置，仅重新编译修改的文件及直接依赖模块。
• Quartus Prime Synthesis: Intel/Altera的FPGA工具，提供Incremental Compilation功能，支持分层设计的增量更新，适合大型FPGA项目。
• Synopsys Design Compiler: 业界标准ASIC合成工具，支持增量合成流程，可通过compile_incremental命令实现，适配超大规模ASIC设计。

问题3：修改m2是否需要重新合成m1？ #

取决于修改的内容：

• 如果仅修改m2的内部逻辑且端口接口未变：不需要重新合成m1——m1仅调用m2的端口，内部逻辑变化不影响m1的合成结果。
• 如果修改了m2的端口定义（如增减信号、改变位宽、修改信号方向）：必须重新合成m1，因为m1中对m2的实例化代码已与新接口不兼容，同时top也需要重新合成以适配m1的变化。

问题4：逻辑合成最终是否生成单一网表文件？ #

是的，绝大多数情况下，逻辑合成工具（包括Yosys）会将整个设计的层级结构处理后，输出单一的网表文件（如Verilog、EDIF格式）。部分工具支持输出分模块的网表，但项目最终通常会合并为一个网表，用于后续的布局布线步骤。

内容的提问来源于stack exchange，提问作者Echo_Zero