RISCV架构调试模式下异常如何终止程序缓冲区执行？

规范引用 #

RISC-V调试规范v0.132 第3条：异常不会更新任何寄存器，包括cause、epc、tval、dpc和mstatus，但会终止程序缓冲区的执行。

疑问与解答 #

我理解异常不会更新上述CSR寄存器，但不清楚异常是如何终止程序缓冲区执行的——该机制并未明确定义。异常是否应被视为调试模式下的dret指令？还是需要将异常信息发送给调试模块（Debug Module）来处理程序缓冲区的终止？

根据RISC-V调试规范的设计逻辑，程序缓冲区的异常终止机制并非等同于dret指令：

• dret是主动退出调试模式、恢复核心正常执行的指令，而异常是被动触发的终止事件；
• 当程序缓冲区执行中触发异常时，核心会立即停止执行缓冲区剩余指令，并将异常相关的状态（无需更新CSR，因为规范明确禁止）上报给调试模块；
• 调试模块会将异常事件通知给调试主机，由调试主机决定后续操作（比如重新发起程序缓冲区执行、读取调试状态等）。

简单来说：异常终止程序缓冲区的核心逻辑是触发后立即停止执行，并将事件上报给调试模块处理，而非模拟dret的行为。

内容的提问来源于Stack Exchange，提问作者Ömer GÜZEL