Verilog中非阻塞赋值初始化为何引发仿真/综合不匹配？是否存在风险？

在VHDL开发中，时钟进程内先给信号设置默认值、再通过IF/CASE语句按需覆盖是常用编码技巧，但移植到Verilog后可能引发问题。你编写的示例代码仿真正常，但触发了lint工具的错误提示，lint方指出这种非阻塞赋值的初始化方式可能导致低效或错误的硬件结构，还可能引发仿真与综合工具的理解差异。下面针对疑问逐一解答：

示例代码 #

always_ff @(posedge sys_ref_clk or negedge rst_n)
    if (~rst_n) begin
      mstate <= STATE1;
      mysig <= '0;
    end else begin
      mysig <= '0;
      case (mstate)
        STATE1 : begin
          if (go) begin
            mstate <= STATE2;
          end
        end
        STATE2 : begin
          mysig <= '1;
          mstate <= STATE3;
        end
        STATE3 : begin
          mstate <= STATE1;
        end
      endcase
    end

这种mysig初始化方式是否属于危险的Verilog代码？ #

答案是是的，这种写法存在明确潜在风险，属于Verilog中不推荐的编码风格：

• Verilog的非阻塞赋值(<=)语义是“整个时序块执行完毕后统一更新寄存器值”，虽然仿真时看起来是先赋默认值、再被CASE分支的赋值覆盖，但这种写法违背了Verilog描述时序逻辑的常规范式。
• lint工具的报错并非误判：这种“先默认赋值再局部覆盖”的写法，容易让综合工具误解为你想给mysig设置两个独立的时序驱动，进而生成冗余的锁存逻辑或寄存器结构，降低电路效率，甚至引入时序隐患。
• 更严重的是，一旦仿真工具和综合工具对这种写法的语义解读出现分歧，会出现“仿真正常但综合结果不符合预期”的致命问题，后期排查难度极大。

综合工具还可能有其他解读吗？ #

是的，不同综合工具对这种写法的处理可能存在差异，常见的异常解读包括：

• 部分工具会将else块开头的mysig <= '0和CASE分支中的mysig <= '1解析为两个并行的寄存器赋值逻辑，最终生成带有冗余控制电路的寄存器，而非你期望的“仅STATE2时置1、其余时刻置0”的简单寄存器。
• 极端情况下，部分工具可能会忽略默认赋值语句，仅保留CASE分支里的赋值逻辑，导致mysig在非STATE2状态下保持上一个周期的取值，完全违背你的设计意图。

推荐的修正写法 #

遵循Verilog编码规范，将mysig的取值逻辑明确整合到每个分支中，避免模糊的默认赋值，示例如下：

always_ff @(posedge sys_ref_clk or negedge rst_n)
    if (~rst_n) begin
      mstate <= STATE1;
      mysig <= '0;
    end else begin
      case (mstate)
        STATE1 : begin
          mysig <= '0;
          if (go) begin
            mstate <= STATE2;
          end
        end
        STATE2 : begin
          mysig <= '1;
          mstate <= STATE3;
        end
        STATE3 : begin
          mysig <= '0;
          mstate <= STATE1;
        end
        default : begin
          mysig <= '0;
          mstate <= STATE1;
        end
      endcase
    end

这种写法明确了每个状态下mysig的取值，消除了工具解读的歧义，既能保证仿真与综合结果一致，也能生成高效的硬件结构。

内容的提问来源于stack exchange，提问作者Craig