Verilog模块参数LIMIT取值范围验证：编译仿真全流程报错实现

以下是用于提问的简单Verilog计数器模块：

module counter  #(   
   parameter LIMIT = 15
   )(  input clk,               
       input rstn,
       output reg[7:0] out);   

  always @ (posedge clk) begin
    if (! rstn)
      out <= 0;
    else 
      if (out >= LIMIT)
        out <= 0;
      else
        out <= out + 1;
  end
    
endmodule

需求是：当LIMIT参数超出1到64的范围时，编译、构建、仿真流程全部失败。有VHDL背景，尝试编写了以下代码但无法运行：

a_check_lfsr_size_others: assert (LIMIT >= 1 && LIMIT <= 64)
else
   $fatal("LIMIT exceeded range of 1 to 64"); 

报错信息如下：

Reserved word "property" or "#0" missing after "assert".  Simple immediate assertions are illegal outside the procedural code.

请问正确的实现方式是什么？

你编写的是立即断言（immediate assertion），这类断言仅允许放在always、initial等过程块内部，直接放在模块级会触发语法错误。针对编译/仿真阶段终止流程的需求，推荐以下几种实用方法：

方法1：Generate块包裹初始化断言 #

利用generate块在编译阶段评估参数条件，配合initial块触发终止指令：

module counter  #(   
   parameter LIMIT = 15
   )(  input clk,               
       input rstn,
       output reg[7:0] out);   

  // 参数范围检查
  generate
    if (!(LIMIT >= 1 && LIMIT <= 64)) begin
      initial begin
        $fatal(1, "ERROR: LIMIT must be between 1 and 64 (inclusive). Got %0d", LIMIT);
      end
    end
  endgenerate

  always @ (posedge clk) begin
    if (! rstn)
      out <= 0;
    else 
      if (out >= LIMIT)
        out <= 0;
      else
        out <= out + 1;
  end
    
endmodule

编译时会先判断LIMIT范围，一旦超出，仿真启动后$fatal会立刻终止流程并输出详细错误信息。

方法2：编译阶段直接报错（区分综合/仿真） #

通过条件编译指令，在综合阶段直接触发$error终止编译，仿真阶段用$fatal终止流程：

module counter  #(   
   parameter LIMIT = 15
   )(  input clk,               
       input rstn,
       output reg[7:0] out);   

  // 编译阶段参数检查
  if (! (LIMIT >= 1 && LIMIT <= 64)) begin
    `ifdef __SYNTHESIS__
      $error("LIMIT must be between 1 and 64. Got %0d", LIMIT);
    `else
      initial $fatal(1, "LIMIT must be between 1 and 64. Got %0d", LIMIT);
    `endif
  end

  always @ (posedge clk) begin
    if (! rstn)
      out <= 0;
    else 
      if (out >= LIMIT)
        out <= 0;
      else
        out <= out + 1;
  end
    
endmodule

主流综合工具支持$error在编译阶段抛出错误，直接终止综合流程；仿真时则启动即终止，符合需求。

方法3：SystemVerilog静态断言（SVA） #

若工具支持SystemVerilog，可使用静态断言实现编译阶段参数检查：

module counter  #(   
   parameter LIMIT = 15
   )(  input clk,               
       input rstn,
       output reg[7:0] out);   

  // 静态断言：编译阶段检查参数范围
  assert property (@(LIMIT) LIMIT >= 1 && LIMIT <= 64) else
    $fatal(1, "LIMIT must be between 1 and 64. Got %0d", LIMIT);

  always @ (posedge clk) begin
    if (! rstn)
      out <= 0;
    else 
      if (out >= LIMIT)
        out <= 0;
      else
        out <= out + 1;
  end
    
endmodule

@(LIMIT)指定断言在参数LIMIT确定时（编译阶段）执行检查，无需等到仿真运行，是最贴合需求的SystemVerilog方案。

内容的提问来源于stack exchange，提问作者gyuunyuu