SystemVerilog中'0与'd0、'1与'd1赋值差异及'd0使用注意事项问询

一、'0与'd0赋值结果对比 #

以下两段代码的执行结果完全一致：

logic [WIDTH-1:0] signal;
assign signal = '0;

logic [WIDTH-1:0] signal;
assign signal = 'd0;

'0是SystemVerilog的全位宽常量赋值语法，会直接将signal的所有位设为0；'d0表示十进制数值0，赋值时会自动扩展到signal的位宽，最终所有位也都是0，二者效果无差异。

二、'1与'd1赋值结果差异确认 #

你的判断完全正确，以下两段代码结果存在明显差异：

logic [WIDTH-1:0] signal;
assign signal = '1;

这段代码会将signal的每一位都赋值为1，比如当WIDTH=4时，结果为4'b1111。

logic [WIDTH-1:0] signal;
assign signal = 'd1;

'd1是十进制数值1，赋值时仅最低位为1，其余高位补0，比如WIDTH=4时结果为4'b0001，和全1的结果完全不同。

三、使用'd0的注意事项 #

• 位宽扩展/截断规则：'d0赋值给宽位信号时高位补0，赋值给窄位信号时截断高位（但0的高位都是0，截断后结果仍为0），无需担心数值偏差。
• 语义可读性：虽然'd0和'0结果一致，但'0更明确表达“全位清零”的意图，在需要明确置零所有位的场景下，'0的可读性更强。
• 进制风格统一：避免在代码中混用不同进制的0（比如'0、'd0、'b0），统一风格能降低维护时的混淆风险。

四、'd0的lint检查与尺寸限制 #

• Lint检查：主流lint工具不会对'd0本身报错，但如果代码中存在赋值风格不一致的情况（比如部分用'0清零、部分用'd0），部分lint规则会给出风格警告，建议统一写法。若赋值给有符号信号，工具可能提示符号扩展，但0的符号扩展不影响结果。
• 尺寸限制：SystemVerilog规范未对'd0的位宽做硬性限制，只要信号位宽在工具支持范围内（通常1位到数千位），'d0都能正常赋值。如果手动指定位宽（如32'd0），需确保指定位宽不超过目标信号的位宽，否则可能触发lint的“位宽不匹配”警告。

内容的提问来源于stack exchange，提问作者user1334858