如何消除行为级VHDL计数器仿真中的毛刺问题？

问题背景 #

编写一款VHDL计数器，核心需求：

• 计数器输出值与预设常量比对，匹配则同步复位计数器，未匹配则持续计数
• 具备使能端控制计数启停

当前实现的计数器进程代码如下：

CNT: process(clk,reset)
begin
     if (reset='0') then
        cnt_tmp<= (others=>'0');
     elsif (rising_edge(clk)) then
        if (enable= '1') then
            if (match='1') then
                cnt_tmp <= (others => '0');
            else
                cnt_tmp <= cnt_tmp + 1;
            end if;
        else
            cnt_tmp <= cnt_tmp;
        end if;
    end if;
end process;
cnt<= cnt_tmp; 

其中match信号由计数器输出与常量逐位XNOR后再相与生成，仿真时该信号出现毛刺，虽不影响功能但需消除。

可行解决方案 #

1. 对match信号进行双拍时钟同步 #

组合逻辑生成的match信号易因多比特跳变产生毛刺，将其同步到时钟域可过滤不稳定信号：

-- 新增同步进程处理match信号
SYNC_MATCH: process(clk, reset)
begin
    if reset = '0' then
        match_sync1 <= '0';
        match_sync2 <= '0';
    elsif rising_edge(clk) then
        match_sync1 <= match;
        match_sync2 <= match_sync1;
    end if;
end process;

-- 修改计数器进程，使用同步后的match_sync2触发复位
CNT: process(clk,reset)
begin
     if (reset='0') then
        cnt_tmp<= (others=>'0');
     elsif (rising_edge(clk)) then
        if (enable= '1') then
            if (match_sync2='1') then
                cnt_tmp <= (others => '0');
            else
                cnt_tmp <= cnt_tmp + 1;
            end if;
        else
            cnt_tmp <= cnt_tmp;
        end if;
    end if;
end process;
cnt<= cnt_tmp; 

双拍同步可确保只有经过两个时钟周期稳定的信号才进入计数器逻辑，彻底消除毛刺影响。

2. 将匹配逻辑整合进计数器时序进程 #

直接在计数器的时序进程内完成与预设常量的比对，避免生成独立的组合逻辑match信号：

-- 定义预设常量，根据实际位宽调整
constant TARGET_VALUE : std_logic_vector(3 downto 0) := "1010";

CNT: process(clk,reset)
begin
     if (reset='0') then
        cnt_tmp<= (others=>'0');
     elsif (rising_edge(clk)) then
        if (enable= '1') then
            -- 时序进程内直接判断匹配
            if (cnt_tmp = TARGET_VALUE) then
                cnt_tmp <= (others => '0');
            else
                cnt_tmp <= cnt_tmp + 1;
            end if;
        else
            cnt_tmp <= cnt_tmp;
        end if;
    end if;
end process;
cnt<= cnt_tmp; 

这种方式下，匹配判断仅在时钟上升沿采样时执行，所有输出信号均为时序逻辑输出，无组合逻辑毛刺问题。

3. 优化组合逻辑匹配电路（可选） #

若需保留独立match信号，可通过以下方式降低毛刺概率：

• 采用格雷码编码计数器输出，减少多比特同时跳变的场景
• 对match信号增加一级寄存器同步（单拍同步），但双拍同步的稳定性更优

内容的提问来源于stack exchange，提问作者Nima Kolahimahmodi