RISC-V单周期处理器数据通路连接异常，波形全为X/Z如何修复？

• 优先排查复位与时钟信号
  全X/Z波形最核心的诱因通常是复位或时钟异常：

  • 确认仿真中复位信号有明确的有效周期（比如RISC-V常用低电平复位，需保证仿真启动时复位拉低足够时间后再释放）
  • 检查时钟信号是否为稳定方波，无X/Z状态，频率符合设计要求
  • 验证所有时序模块（PC、寄存器堆、指令/数据存储器）的复位、时钟引脚均正确连接，无悬空

• 验证指令存储器的初始化与连接
  指令存储器输出全X会直接导致后续整条通路瘫痪：

  • 检查Verilog代码中是否通过$readmemh正确加载了指令hex文件，文件路径是否与仿真环境匹配
  • 确认PC输出到指令存储器地址端的连线无断路，复位后PC初始值是否符合设计（通常为0x0或指定起始地址）

• 确认控制信号的有效性
  即使已接入控制信号，仍需排查：

  • 控制信号是否来自功能正常的控制单元，或在仿真中是否手动注入了明确的0/1有效信号（可先绕过控制单元，用固定控制信号测试通路）
  • 所有控制信号（如RegWrite、ALUSrc、MemWrite等）无悬空，仿真波形中显示明确的逻辑值而非X/Z

• 逐模块验证数据通路连接
  从PC开始分段排查，定位异常节点：

  1. PC模块：复位后输出初始地址是否正确，时钟沿触发时是否正常执行加4或跳转操作
  2. 指令存储/寄存器：输出指令是否与加载的hex文件一致，第一条指令是否为预期的lui、addi等
  3. 寄存器堆：读地址是否对应指令的rs1/rs2字段，读数据是否正确；写使能有效时，能否正常写入目标寄存器
  4. ALU模块：输入操作数（寄存器数据/立即数）是否正确，控制信号是否匹配，输出结果是否符合运算预期
  5. 数据存储器：写使能有效时能否正确写入数据，读地址正确时能否读出对应存储值
  6. 写回通路：确认ALU结果或数据存储器输出是否正确连接到寄存器堆的写数据端

• 排查信号悬空与总线冲突
  未驱动的输入引脚会直接产生X/Z：

  • 检查所有多路选择器的输入端均有有效信号驱动，无悬空
  • 确保所有模块的输入端口均有明确驱动源，包括易忽略的信号（如ALU溢出信号、分支判断信号等）
  • 若使用三态门，确认其使能信号正确，无总线冲突

• 检查仿真环境配置

  • 验证仿真脚本（如ModelSim的.do文件）是否正确设置了仿真时长、波形添加，是否加载了全部设计文件
  • 确认未在仿真中误将关键信号设置为高阻态

内容的提问来源于stack exchange，提问作者Jasmine Asami