如何在Cocotb中声明等价于SystemVerilog的随机非打包数组？

要在Cocotb事务类中对应SV的rand bit [15:0] data[4];（4个16位无符号随机整数组成的非打包数组），你原有的代码存在几个关键问题，下面给出两种可行的实现方案：

方案1：使用Cocotb约束系统（支持复杂约束） #

如果需要后续添加元素间的约束关系，推荐用Cocotb自带的约束模块实现：

from cocotb.constraints import constraint
from uvm import uvm_sequence_item

class some_trans(uvm_sequence_item):
    def __init__(self, name="some_trans"):
        super().__init__(name)
        # 初始化数组属性
        self.data = [0, 0, 0, 0]
        # 创建约束问题实例
        self.constraint_problem = constraint.Problem()
        # 为数组每个元素添加16位无符号整数约束（SV的bit[15:0]范围是0~0xFFFF）
        self.constraint_problem.addVariables(self.data, range(0, 0x10000))

    def randomize(self):
        # 求解约束并赋值
        solution = self.constraint_problem.getSolution()
        if solution:
            self.data = solution[self.data]
            return True
        return False

关键修正点： #

• 你原代码未调用父类uvm_sequence_item的构造函数，不符合UVM类初始化规范
• SV的bit[15:0]是无符号类型，范围应为0_{0xFFFF（65535），而非你写的0}0x8000
• 需将约束变量与类的self.data属性绑定，而非创建独立的变量名

方案2：直接用Python随机模块（无复杂约束时） #

如果不需要额外约束，用Python内置随机模块实现更简洁：

import random
from uvm import uvm_sequence_item

class some_trans(uvm_sequence_item):
    def __init__(self, name="some_trans"):
        super().__init__(name)
        self.data = []

    def randomize(self):
        # 生成4个16位无符号随机整数
        self.data = [random.randint(0, 0xFFFF) for _ in range(4)]
        return True

内容的提问来源于stack exchange，提问作者himabindu sajja