SystemVerilog任务中使用非阻塞赋值致输出数据为X的修复咨询

你的代码存在几个关键问题，导致output_data在第8个时钟周期出现X值：

1. 任务定义语法错误：原任务声明格式不符合Verilog规范，任务名未和调用的drive_data对应，参数out也未被正确使用。
2. 非阻塞赋值上下文缺失：任务中的非阻塞赋值未绑定到时钟沿，加上参数传递逻辑错误，导致信号驱动异常。

修正方案 #

要实现类似触发器的行为，需确保非阻塞赋值在时钟沿触发，同时正确定义任务并传递参数：

修正后的代码示例（SystemVerilog）

logic [7:0] output_data = 0;

initial begin
    repeat(8) @(posedge clk);
    drive_data(output_data);
    repeat(8) @(posedge clk);
    $finish();
end

// 用ref传递变量引用，automatic保证任务调用的独立性
task automatic drive_data(ref logic [7:0] out);
    @(posedge clk); // 等待下一个时钟沿，匹配触发器的赋值时机
    out <= 8'hFF;
endtask

关键调整说明 #

• 修正任务语法：将任务名改为drive_data与调用一致，使用ref关键字直接操作外部变量（需SystemVerilog支持）。
• 绑定时钟沿：在任务内加入@(posedge clk)，确保非阻塞赋值在时钟沿执行，符合触发器的行为逻辑，避免信号出现X值。
• 使用automatic任务：确保每次任务调用都有独立的变量空间，避免多调用场景下的逻辑冲突。

如果环境不支持SystemVerilog的ref，可改用输出参数方式调整：

logic [7:0] output_data = 0;

initial begin
    repeat(8) @(posedge clk);
    drive_data(output_data);
    repeat(8) @(posedge clk);
    $finish();
end

task drive_data;
    output [7:0] out;
    @(posedge clk);
    out <= 8'hFF;
endtask

这种方式下，任务的输出参数会在时钟沿更新，再传递给output_data，同样能避免X值问题，实现触发器式赋值。

内容的提问来源于stack exchange，提问作者Daniel Lin