STM32H75 SPI寄存器CPOL配置导致时钟线出现异常脉冲

现象说明 #

• 基于STM32H75芯片开发时，发现每完成一帧SPI数据传输后，时钟线会出现一个不符合预期的额外脉冲/尖峰
• 仅在CPOL=1时触发该问题，CPOL=0时无异常，且问题表现与CPHA配置无关
• 对时钟线波形探测显示，CPOL=1时，8个有效时钟脉冲后会出现这个额外尖峰

传输驱动代码 #

template<typename T>
bool HardSPI::spiWrite(T data)
{
  _spi->CR1 |= SPI_CR1_CSTART;
  *((T *)&_spi->TXDR) = data;
  while (!_isTXFIFOEmpty())
    ;
  return true;
}

注：代码中添加阻塞等待TXFIFO空的逻辑，是为了避免连续多帧传输时的SPI总线冲突

可能的原因分析 #

• SPI外设时钟收尾时序偏差：STM32H7的SPI硬件在CPOL=1配置下，传输结束后需要维持时钟线高电平，但内部电路的电平切换逻辑可能存在短暂的翻转延迟，导致额外尖峰产生。这种硬件层面的时序偏差通常与外设的时钟域同步逻辑有关。
• FIFO空判断的时机过早：当前代码以TXFIFO为空作为传输结束的判断条件，但此时SPI总线可能尚未完成最后一个数据位的采样与总线释放操作。外设内部的时钟控制逻辑在收尾阶段，可能因状态切换误触发一次时钟跳变。
• CSTART位的操作逻辑冲突：每次传输手动置位SPI_CR1_CSTART来启动传输，在CPOL=1的配置下，该位的置位/清除时序可能与时钟线的高电平维持逻辑冲突。比如传输结束后CSTART位的清除过程，可能意外触发时钟线的短暂电平翻转。
• GPIO引脚配置问题：SPI时钟引脚的上下拉电阻配置不合理，或者驱动模式选择不当，在CPOL=1的高电平维持阶段，容易受到外部干扰或内部电路波动影响，产生尖峰脉冲。可以检查引脚是否设置了合适的上拉电阻、推挽/开漏驱动模式。

内容的提问来源于stack exchange，提问作者Krishnapal Jadeja