MMU分页结构典型缓存大小及相关分页缓存技术参数问询

不同页面大小（4KB、2MiB等）下的典型TLB大小已为人熟知，但分页结构缓存（例如《Intel软件开发手册》第3A卷4.10.3节中提及的分页结构缓存）的相关细节却鲜少被关注。除TLB和PDE外，处理器会在内存中缓存部分页表遍历结果：Intel架构下这类缓存按层级划分，AMD则采用统一页表缓存设计。我查阅《Intel软件开发手册》第3卷第4章后，仍未找到以下问题的答案，希望针对Skylake真实微架构了解：

• 分页结构缓存的典型大小是多少？
• 各层级缓存大小是否相同？具体划分方式是怎样的？
• 各缓存层级的条目数是否会随页面粒度（4KiB、2MiB）发生变化？
• 这类缓存采用何种缓存策略？是LRU吗？

内容的提问来源于stack exchange，提问作者idle_cycles