如何让SystemVerilog模块仅触发一次警告（避免多实例重复输出）？

这个问题我之前在大规模实例化模拟模块时也碰到过，冗余警告确实会淹没关键日志信息，咱们一步步来解决你的需求：

一、实现运行时仅触发一次警告 #

你原来的代码用了automatic变量，问题在于每个模块实例都会创建独立的warn_done副本，所以每个实例都会执行警告逻辑。解决办法是改用static变量，它属于模块级共享变量，所有实例共用同一个：

initial begin 
    // 该变量在模块所有实例间共享
    static bit warn_done = 1'b0; 
    if(!warn_done) begin
        warn_done = 1'b1;
        $warning("Model not reviewed with design");
    end
end

当第一个实例执行时，warn_done会被设为1，后续所有实例再进入这段逻辑时，都会因为warn_done为1而跳过警告，完美避免重复输出。

二、实现编译时仅触发一次警告 #

编译时警告的优势是在仿真启动前就能提示问题，效率更高。这里可以用编译宏做"守卫"，确保仅触发一次：

// 放在模块的最开头位置
`ifndef MY_ANALOG_MODULE_UNREVIEWED_WARN
    `define MY_ANALOG_MODULE_UNREVIEWED_WARN
    $warning("Model not reviewed with design"); // 编译阶段触发警告
`endif

• 第一次编译该模块时，MY_ANALOG_MODULE_UNREVIEWED_WARN宏未定义，会执行警告并定义宏；
• 后续编译该模块的其他实例时，宏已存在，会直接跳过这段代码；
• 建议给宏加上模块名前缀（比如示例中的MY_ANALOG_MODULE_），避免和其他模块的宏命名冲突。

这种方式兼容性极强，几乎所有主流SystemVerilog仿真器都支持。

内容的提问来源于stack exchange，提问作者nguthrie