请求协助实现8位补码加减器VHDL模块（存在计算错误）

需要实现一个8位补码数加减运算组件，无需处理溢出，输出8位结果，但测试中出现部分计算错误，错误示例如下：

15 + 10 = 0
11 + 2 = 13
19 - 46 = -27
15 - 10 = 4
-128 - -128 = -1

用户提供的VHDL代码如下：

library IEEE; use IEEE.STD_LOGIC_1164.all;
entity add_sub is
    port(a, b: in STD_ULOGIC_VECTOR(7 downto 0);
         sub: in STD_ULOGIC;
         result: out STD_ULOGIC_VECTOR(7 downto 0));
end;

architecture Behavioral of add_sub is
begin
    process (a, b, sub)
        variable temp_result : STD_ULOGIC_VECTOR(7 downto 0);
        variable carry : STD_ULOGIC := '0';
    begin
        if sub = '1' then
            -- Subtraction
            for i in 0 to 7 loop
                temp_result(i) := (a(i) xor b(i) xor carry);
                carry := ((not a(i) and b(i)) or (b(i) and carry) or (carry and not a(i)));
            end loop;
        else
            -- Addition
            for i in 0 to 7 loop
                temp_result(i) := (a(i) xor b(i) xor carry);
                carry := ((a(i) and b(i)) or (b(i) and carry) or (carry and a(i)));
            end loop;
        end if;

        result <= temp_result;
    end process;
end Behavioral;

问题根源 #

1. 变量初始化逻辑错误：
   • 组合逻辑进程中，carry变量仅在声明时初始化一次，进程每次触发时不会重置该变量，导致上一次运算的进位残留，干扰当前计算（比如15+10得到0就是因为之前的进位残留为1）。
2. 减法运算逻辑错误：
   • 补码减法的正确实现是a + (-b)，即a + ~b + 1，但当前代码直接使用减法借位逻辑，且未加入初始进位1，导致计算结果偏差（比如15-10得到4而非正确的5）。

修复方案 #

修改核心逻辑，统一用加法实现加减运算：减法时对b取反，并设置初始进位为1（补码减法的+1操作），同时每次进程触发时重置carry，避免残留影响。

修复后的代码：

library IEEE; use IEEE.STD_LOGIC_1164.all;
entity add_sub is
    port(a, b: in STD_ULOGIC_VECTOR(7 downto 0);
         sub: in STD_ULOGIC;
         result: out STD_ULOGIC_VECTOR(7 downto 0));
end;

architecture Behavioral of add_sub is
begin
    process (a, b, sub)
        variable temp_b : STD_ULOGIC_VECTOR(7 downto 0);
        variable temp_result : STD_ULOGIC_VECTOR(7 downto 0);
        variable carry : STD_ULOGIC;
    begin
        -- 根据运算类型处理输入b并初始化进位
        if sub = '1' then
            temp_b := not b;    -- 减法时取反b
            carry := '1';       -- 补码减法需加1，初始进位设为1
        else
            temp_b := b;        -- 加法直接使用原b
            carry := '0';       -- 加法初始进位为0
        end if;

        -- 统一执行加法运算
        for i in 0 to 7 loop
            temp_result(i) := a(i) xor temp_b(i) xor carry;
            carry := (a(i) and temp_b(i)) or (temp_b(i) and carry) or (carry and a(i));
        end loop;

        result <= temp_result;
    end process;
end Behavioral;

修复验证 #

• 15+10：正确计算为25（00011001），不再出现0的错误结果
• 15-10：正确计算为5（00000101），替代原错误的4
• -128 - (-128)：正确计算为0，替代原错误的-1

内容的提问来源于stack exchange，提问作者Andreas