Verilog递增计数器每次时钟周期加2问题排查求助

核心原因 #

你的计数器出现「每个时钟周期递增2」的问题，根源是计数逻辑的条件分支未完全覆盖所有场景，且混淆了「计数使能」与「输出使能」的职责边界：

• 原代码中用else if加入了输出使能（d）的判断，导致当en为低且d也为低时，时序逻辑块没有明确的赋值语句。
• 仿真环境是理想信号，不会触发这种极端分支；但实际FPGA板上存在信号延迟、抖动，综合器对未覆盖分支的默认优化会生成不稳定的逻辑，最终导致计数器被意外触发两次。

错误代码示例（推测） #

// 原错误计数逻辑
always @(posedge clk or negedge rst_n) begin
  if(!rst_n) begin
    cnt <= 4'd0;
  end else if(en) begin
    cnt <= cnt + 4'd1;
  end else if(!d) begin // 错误：将输出使能混入计数逻辑分支
    cnt <= cnt;
  end
end

修复方案 #

将计数逻辑与输出使能逻辑解耦：计数逻辑仅受计数使能en控制，输出使能单独控制外部显示（如数码管），同时用else覆盖所有en为低的场景，明确保持计数值：

// 修复后的计数逻辑
always @(posedge clk or negedge rst_n) begin
  if(!rst_n) begin
    cnt <= 4'd0;
  end else if(en) begin
    cnt <= cnt + 4'd1;
  end else begin // 所有非计数使能的情况，明确保持当前值
    cnt <= cnt;
  end
end

// 输出使能单独处理（不影响计数）
assign seg_data = d ? hex_decoded_cnt : 8'd0; // d为高时输出译码值，否则关闭数码管

原理说明 #

• 时序逻辑（posedge clk触发）的always块中，若分支未完全覆盖，仿真工具会默认保持原值，但FPGA综合器可能生成额外的锁存逻辑或优化出意外的触发路径。
• 用else替代多余的else if，确保所有场景都有明确的赋值，综合器会生成稳定的同步计数逻辑，彻底解决「递增2」的异常。

内容的提问来源于stack exchange，提问作者pauk