Yosys加载SystemVerilog插件后无法识别top模块求助

可能原因及对应解决办法 #

1. SystemVerilog插件未正确加载 #

先确认插件是否成功加载，执行以下命令查看已加载插件列表：

yosys -p "plugin -l"

如果列表中没有systemverilog，说明插件未正确安装或Yosys找不到插件路径。此时需要检查Synlig插件的安装路径是否在Yosys的插件搜索目录中，或者启动Yosys时通过-L参数指定插件所在目录。

2. read_systemverilog解析规则更严格 #

原生read_verilog会对部分SystemVerilog语法做兼容处理，而read_systemverilog遵循更严格的SystemVerilog标准，可能导致模块无法被识别：

• 如果top模块被包裹在SystemVerilog package中，需要先导入package才能识别模块。在读取文件后添加import语句，修改命令为：

  yosys -p "plugin -i systemverilog" -p "read_systemverilog src/main.sv; import <package_name>::*; synth_gowin -top top -json synthesis.json"
  

  替换<package_name>为实际的包名。
• 尝试添加-norestrict参数放宽解析规则，命令改为：

  yosys -p "plugin -i systemverilog" -p "read_systemverilog -norestrict src/main.sv; synth_gowin -top top -json synthesis.json"
  

3. 文件存在条件编译或宏定义问题 #

如果main.sv中包含ifdef等条件编译指令，read_systemverilog可能需要显式定义对应的宏。例如需要定义DEBUG宏时，修改命令为：

yosys -p "plugin -i systemverilog" -p "read_systemverilog -DDEBUG src/main.sv; synth_gowin -top top -json synthesis.json"

4. 插件与Yosys版本不兼容 #

Synlig插件和Yosys版本存在匹配要求，若两者版本不兼容可能导致解析异常。尝试更新Synlig插件到最新版本，或匹配对应的Yosys版本重新安装。

内容的提问来源于stack exchange，提问作者Justin808