基于超前进位加法器的乘法器输出出现高阻态（zzz）求助

你遇到的输出高阻态（zzzz）问题，核心原因是**cla16模块实例化时的端口顺序错误**，导致输出信号未被正确驱动，同时存在信号宽度不匹配的问题。

错误分析 #

• 端口顺序不匹配：cla16模块定义的端口顺序为(a,b, cin, sum)，但你在v16bit中的调用仅传入3个信号，错误地将输出s2接到了输入端口cin上，而真正的输出端口sum完全悬空，直接导致s2出现高阻态。
• 信号宽度不匹配：你定义s2为wire [17:0] s2;，但cla16的sum输出仅为15位，宽度不匹配会引发额外的未知信号问题。
• 冗余端口混淆：cla16中定义了cin输入，但内部未使用（第一个cla4的cin硬写为1'b0），容易造成实例化时的连接错误。

修复方案 #

1. 修正cla16实例化的端口连接
   按照模块定义的端口顺序，补充cin输入（乘法器逻辑中此处应接1'b0），并正确连接sum到s2：

cla16 consn(p4, {6'b0,s1[17:8]}, 1'b0, s2);

2. 调整s2的宽度
   将s2的定义改为15位，匹配cla16的sum输出宽度：

wire [15:0] s2; // 原[17:0]改为15位

3. （可选）清理cla16的冗余端口
   如果cla16不需要外部进位输入，可删除冗余的cin端口，避免后续混淆：

module cla16(a,b, sum);
input [15:0] a,b;
output [15:0] sum;
wire c1,c2,c3,c4;

cla4 cla1 ( a[3:0] , b[3:0], 1'b0,  sum[3:0] ,  c1)  ;
cla4 cla2 ( a[7:4] , b[7:4], c1,  sum[7:4] ,  c2)  ;
cla4 cla3( a[11:8] , b[11:8], c2,  sum[11:8] ,  c3)  ;
cla4 cla6( a[15:12] , b[15:12], c3,  sum[15:12] ,  c4)  ;
endmodule

此时实例化代码可简化为：

cla16 consn(p4, {6'b0,s1[17:8]}, s2);

修正后的v16bit模块片段 #

module v16bit(a,b,p);
  input [15:0] a,b;
  output [31:0] p;
  wire [15:0] p1,p2,p3,p4;
  wire [17:0] s1;
  wire [15:0] s2; // 修正宽度为15位

  v8bit adabudi(a[7:0],b[7:0],p1);
  v8bit sjubh(a[15:8],b[7:0],p2);
  v8bit csfc(a[7:0],b[15:8],p3);
  v8bit cucbu(a[15:8],b[15:8],p4);
  
  assign p[7:0]= p1[7:0];
  csa16bit bubsuf(p2,p3,{8'b0,p1[15:8]},s1);
  assign p[15:8]=s1[7:0];

  // 修正端口连接顺序，添加cin输入
  cla16 consn(p4, {6'b0,s1[17:8]}, 1'b0, s2);

  assign p[31:16]=s2[15:0];
endmodule

内容的提问来源于stack exchange，提问作者kavita