时钟分频器综合报错[Synth 8-27]：时钟检测后不支持else子句求助

问题描述 #

基于整数计数器构建时钟分频器，仿真运行正常但综合失败，报错信息：

Synthesis ERROR: [Synth 8-27] else clause after check for clock not supported

错误标记在第25行。需求是仅在reset上升沿出现时，让电路仅在clk_100M的一个周期内复位，即使reset保持高电平多个clk周期。

原始代码：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.numeric_std.all;

entity divider is
  Port (clk_100M: in std_logic;
        reset: in std_logic;
        clk_5, clk_500: buffer std_logic := '0' );
end divider;

architecture Behavioral of divider is
begin

CLK_GEN:
process(clk_100M)
variable count_5: integer:=0;
variable count_500: integer:=0;
begin    
    if rising_edge(reset) then
        clk_5 <= '0';
        clk_500 <= '0'; 
        count_5 := 0;
        count_500 := 0;
    elsif rising_edge(clk_100M) then
        count_5 := count_5 + 1;
        count_500 := count_500 + 1;
    end if;
    
    if count_5 = 5000000 then
        clk_5 <= NOT(clk_5);
        count_5 := 0;
    end if;
         
    if count_500 = 50000 then
        clk_500 <= NOT(clk_500);
        count_500 := 0;    
    end if;
        
end process;

end Behavioral;

报错原因 #

你在仅以clk_100M为敏感信号的时钟进程中，直接使用rising_edge(reset)检测复位信号的边沿，这不符合可综合VHDL的规范：

• 标准时序逻辑进程只能以时钟信号（或时钟+异步复位信号）作为敏感源，不能在时钟进程内检测非时钟信号的边沿，综合工具无法识别这种多边沿触发的逻辑。
• 原始代码中计数器的判断逻辑放在时钟沿条件分支之外，属于组合逻辑区域，对变量的直接操作会导致综合异常。

解决方案 #

要实现“仅reset上升沿触发一次复位”的需求，需要先对reset信号做同步边沿检测，生成一个仅在clk_100M单周期内有效的复位脉冲，再用这个脉冲在时钟进程中执行复位操作。修改后的可综合代码如下：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.numeric_std.all;

entity divider is
  Port (clk_100M: in std_logic;
        reset: in std_logic;
        clk_5, clk_500: out std_logic := '0' ); -- 替换buffer为out，更符合端口规范
end divider;

architecture Behavioral of divider is
    signal reset_sync : std_logic_vector(1 downto 0) := "00";
    signal reset_pulse : std_logic := '0'; -- 单周期复位脉冲
begin

-- 同步reset信号并检测上升沿，避免亚稳态并生成单周期脉冲
RESET_DETECT:
process(clk_100M)
begin
    if rising_edge(clk_100M) then
        reset_sync <= reset_sync(0) & reset;
        reset_pulse <= reset_sync(0) and not reset_sync(1); -- 检测上升沿，生成单周期有效脉冲
    end if;
end process;

CLK_GEN:
process(clk_100M)
    variable count_5: integer:=0;
    variable count_500: integer:=0;
begin    
    if rising_edge(clk_100M) then
        -- 用单周期复位脉冲执行复位，仅触发一次
        if reset_pulse = '1' then
            clk_5 <= '0';
            clk_500 <= '0'; 
            count_5 := 0;
            count_500 := 0;
        else
            count_5 := count_5 + 1;
            count_500 := count_500 + 1;
            
            if count_5 = 5000000 then
                clk_5 <= NOT(clk_5);
                count_5 := 0;
            end if;
             
            if count_500 = 50000 then
                clk_500 <= NOT(clk_500);
                count_500 := 0;    
            end if;
        end if;
    end if;
end process;

end Behavioral;

修改说明 #

• 新增RESET_DETECT进程：将reset信号同步到clk_100M时钟域（解决跨时钟域亚稳态问题），通过两级寄存器检测reset的上升沿，生成仅在一个clk周期内有效的reset_pulse信号。
• 重构CLK_GEN进程：改为标准同步时序逻辑写法，仅在clk_100M上升沿触发，用reset_pulse执行复位操作，确保即使reset保持高电平，也只会在上升沿后的第一个clk周期复位一次。
• 端口类型调整：将buffer改为out，因为输出时钟不需要内部反馈，out更符合VHDL端口设计规范。

内容的提问来源于stack exchange，提问作者Matan Shaked