Verilog中assign语句结合条件运算符的工作原理及逻辑等价问询

• 关于w1的更新时机：
  你理解的核心点没错，assign是连续赋值语句，右侧所有操作数都是敏感信号。所以只要load、in、out中任意一个信号发生变化，都会触发右侧表达式重新计算，进而更新w1的值。具体场景：

  • 当load从0变1时，w1会立刻切换为in的当前值；
  • 如果load保持1不变，in的值发生变化时，w1也会同步更新；
  • 同理，load保持0不变时，out的任何变化都会直接反映到w1上。

• 关于逻辑等价性：
  完全正确，load ? in : out和((load & in) | (~load & out))在逻辑上是完全等价的。

  • 当load = 1时，~load = 0，~load & out的结果为0，整个表达式简化为in，和三元运算符选择in的逻辑一致；
  • 当load = 0时，load & in的结果为0，整个表达式简化为out，和三元运算符选择out的逻辑一致。

内容的提问来源于stack exchange，提问作者www139