多Counter组件集成时CLR信号异常致输出未初始化问题排查

主模块中使用3个同类型counter组件时，输出值显示未初始化，代码逻辑存在与预期相悖的强制赋值问题。核心问题出在CLR信号：该信号本应在所有计数器数值与TOP_COUNT输入（测试平台中值为2）相同时，对计数器执行复位操作。单个counter组件测试正常，但集成后出现异常。

Counter组件代码 #

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.numeric_std.all;

entity counter is
    Port ( EN : in STD_LOGIC;
           CLR : INOUT STD_LOGIC :='0'; -- WAS BUFFER
           clk_5 : in STD_LOGIC;
           RST : in STD_LOGIC;
           TOP_COUNT : in STD_LOGIC_VECTOR (3 downto 0);
           TOP_CNT_REACH : out STD_LOGIC;
           REACH_9 : out STD_LOGIC;
           Q : inout integer range 0 to 9); -- was buffer
end counter;

architecture Behavioral of counter is

signal top_cnt: integer range 0 to 9;
signal temp_CLR: std_logic:='0';

begin
top_cnt <= to_integer(unsigned(TOP_COUNT));

process (clk_5)
begin
    if rising_edge(clk_5) then
        if RST = '1' or CLR = '1' OR temp_CLR = '1' then  -- CLR should rise for 1 clk_5 cycle
            Q <= 0;
        elsif EN = '1' then
           Q <= Q + 1;
        end if;
    end if;
end process;         


OUTPUT_UPDATES:            
process(Q, top_cnt)
begin
    if Q = top_cnt then
        TOP_CNT_REACH <= '1';
    else
        TOP_CNT_REACH <= '0';        
    end if;
    
    if Q = 9 then
        REACH_9 <= '1';
        temp_CLR <= '1'; 
    else 
        REACH_9 <= '0';
        temp_CLR <= '0';
    end if;         
end process;

主模块调用逻辑代码 #

LSD: counter port map (en=>en(0), clr =>clr(0), clk_5=>clk5, rst=>reset, top_count=>top_count, 
                       top_cnt_reach=>top_cnt_reach(0), reach_9=>reach_9(0), Q=>Q0);
ISD: counter port map (en=>en(1), clr =>clr(1), clk_5=>clk5, rst=>reset, top_count=>top_count, 
                       top_cnt_reach=>top_cnt_reach(1), reach_9=>reach_9(1), Q=>Q1);  
MSD: counter port map (en=>en(2), clr =>clr(2), clk_5=>clk5, rst=>reset, top_count=>top_count, 
                       top_cnt_reach=>top_cnt_reach(2), reach_9=>reach_9(2), Q=>Q2); 

LSD_LOGIC:
EN(0) <= '1';
process(clk5) -- REACH_9(0)
begin
    if clk5 = '1' then
        if REACH_9(0) = '1' then
            CLR(0) <= '1';
            EN(1) <= '1';    
        else 
            CLR(0) <= '0'; 
            EN(1) <= '0';   
        end if;  
    end if;     
end process;

ISD_LOGIC:
process(clk5)  -- REACH_9(1)
begin
    if clk5='1' then
        if REACH_9(1) = '1' then
            CLR(1) <= '1';
            EN(2) <= '1';    
        else 
            CLR(1) <= '0';
            EN(2) <= '0';    
        end if;  
     end if;      
end process;

MSD_LOGIC:
process(clk5) -- TOP_CNT_REACH(0)
begin
    if clk5 = '1' then
        if (top_cnt_reach = "111") then
            clr <= "111"; -- clr(2) <= '1';
        else
            clr(2) <= '0';    
        end if;
    end if;        
end process;

仿真结果 #

问题分析与修复建议 #

核心问题点 #

• 双向端口CLR误用：Counter组件将CLR定义为INOUT类型，但主模块中多个进程同时对CLR信号赋值，导致驱动冲突。比如LSD_LOGIC进程驱动CLR(0)，MSD_LOGIC进程满足条件时会驱动整个clr总线为"111"，造成CLR(0)、CLR(1)被多源驱动，出现未初始化/不定态。
• 异步与同步逻辑不匹配：OUTPUT_UPDATES是异步组合逻辑，Q达到9时立即置位temp_CLR，导致计数器同一时钟周期内被复位，破坏时序；主模块CLR赋值逻辑使用clk5='1'电平检测，而非上升沿触发，易产生毛刺和时序问题。
• MSD_LOGIC赋值冲突：当top_cnt_reach = "111"时对整个clr总线赋值，但LSD_LOGIC、ISD_LOGIC也在驱动CLR(0)、CLR(1)，引发信号竞争，出现不定态。

修复步骤 #

1. 修改CLR为输入端口：Counter组件中CLR无需双向，改为in STD_LOGIC，内部仅作为复位条件，避免驱动冲突。
2. 同步所有复位逻辑：移除Counter内部temp_CLR异步复位，将REACH_9作为主模块触发CLR的条件，所有进程改为rising_edge(clk5)检测，避免电平敏感问题。
3. 消除多驱动冲突：MSD_LOGIC仅驱动CLR(2)，CLR(0)、CLR(1)分别由对应进程单独驱动；全局复位时生成独立全局复位信号，统一驱动所有计数器CLR端口，避免总线混合赋值。
4. 初始化信号：主模块对EN、CLR等信号添加初始赋值，避免仿真未初始化状态。

示例修复后的Counter端口定义：

entity counter is
    Port ( EN : in STD_LOGIC;
           CLR : in STD_LOGIC; -- 改为输入端口
           clk_5 : in STD_LOGIC;
           RST : in STD_LOGIC;
           TOP_COUNT : in STD_LOGIC_VECTOR (3 downto 0);
           TOP_CNT_REACH : out STD_LOGIC;
           REACH_9 : out STD_LOGIC;
           Q : out integer range 0 to 9); -- Q改为输出端口，无需双向
end counter;

内容的提问来源于stack exchange，提问作者Matan Shaked