RISC-V特权级CPU中断处理三类问题及重复触发疑问咨询

问题列表 #

• 当mstatus.mie为0，或mie中对应位为0时，CPU收到中断信号后，是否仍会将mip中的对应位置1？
• 发送给CPU的中断信号是否严格限定为仅持续一个周期？
• 若中断信号可持续多周期，假设某设备持续向CPU发送中断信号，直到CPU进入中断处理程序并作出响应，对中断处理流程的理解如下：CPU接收中断信号→将mip对应位置1→当前指令执行完成后，CPU开始处理中断，将mstatus.mie置0、mip对应位置0（及其他操作），随后跳转到mtvec执行中断处理程序。当CPU开始中断处理但尚未向设备发送“已处理”信号时，设备仍在发送中断信号。若问题1的答案为是，CPU会再次将mip对应位置1。那么当前异常处理完成、mret恢复mstatus.mie为1后，CPU发现mip对应位为1，是否会再次处理该中断？

问题解答 #

1. 关于mip置位的条件
   是的，mip作为中断挂起寄存器，它的置位仅由外部设备的中断请求信号决定，和mstatus.mie（全局中断使能位）、mie（中断使能寄存器）的状态无关。无论中断是否被使能，只要设备发送了有效的中断请求，mip中对应的位就会被置1。mie和mstatus.mie的作用是控制CPU是否响应已挂起的中断，而非控制mip的置位逻辑。

2. 中断信号的持续周期
   没有严格限定。RISC-V架构规范并未要求中断信号必须仅持续一个周期，信号的持续时间由外部设备的设计决定——设备可以发送单周期脉冲信号，也可以持续发送电平信号直到CPU作出响应。

3. 中断处理完成后的重复触发问题
   你的理解完全正确。根据RISC-V手册的要求，执行mret指令后CPU必须重新评估中断状态。当mret恢复mstatus.mie为1后，若此时mip对应位仍为1，且mie中对应位也处于使能状态，CPU会再次触发中断处理流程。这种行为是合理的，因为设备持续发送中断信号意味着中断请求尚未得到真正的处理，CPU再次响应符合中断机制的设计逻辑。

内容的提问来源于stack exchange，提问作者WZ koo