为何2位递增计数器测试平台中sequence_out输出为xx？请协助修复

问题根源 #

你的代码存在三个核心问题导致输出始终为未知状态xx：

1. 寄存器无初始复位：Verilog中寄存器默认初始值为x，你的DFF和计数器逻辑没有复位机制，电路永远无法脱离未知状态循环
2. 测试平台语法错误：wire reg [1:0] out_sequence; 是非法声明，wire和reg不能同时修饰同一信号
3. 计数器输出赋值冗余：sequence已经声明为reg类型，没必要额外用always @(posedge clk)同步赋值，直接映射DFF输出即可

修复方案 #

1. 给DFF添加同步复位端口 #

通过复位将寄存器初始化为已知状态，打破x的循环

2. 修正测试平台的信号声明错误 #

将wire reg改为wire，因为设计的输出sequence是reg类型，测试平台只需用wire接收

3. 优化计数器逻辑（可选） #

去掉冗余的同步赋值，直接将DFF输出映射到模块输出，减少不必要的延迟

修正后的设计代码 #

module dff(d, clk, rst_n, q);
    input d, clk, rst_n;
    output reg q;
    
    always @(posedge clk or negedge rst_n) begin
        if(!rst_n) begin
            q <= 1'b0;
        end else begin
            q <= d;
        end
    end
endmodule 

module sequence_counter (
    input clk,
    input rst_n,
    output [1:0] sequence
);
    wire [1:0] a;
    // 2位递增计数器逻辑：00→01→10→11→00循环
    dff d0(.d(~a[0]), .clk(clk), .rst_n(rst_n), .q(a[0]));
    dff d1(.d(a[1] ^ a[0]), .clk(clk), .rst_n(rst_n), .q(a[1]));
    
    // 直接映射输出，无需额外同步
    assign sequence = a;
endmodule

修正后的测试平台代码 #

`timescale 1ns / 1ns

module tb;
    reg clk;
    reg rst_n;
    wire [1:0] out_sequence;
    
    sequence_counter uut_sequence(
        .clk(clk), 
        .rst_n(rst_n),
        .sequence(out_sequence)
    );
    
    initial begin
        clk = 0;
        // 生成复位脉冲：先拉低复位，5ns后释放
        rst_n = 0;
        #5 rst_n = 1;
        
        $display("Time=%0t, sequence_out=%b", $time, out_sequence);
        repeat(6) begin
            #10 $display("Time=%0t, sequence_out=%b", $time, out_sequence);
        end
        $finish;
    end
    
    // 生成5ns周期的时钟信号
    always #5 clk = ~clk;
endmodule

预期测试输出 #

Time=0, sequence_out=00
Time=10, sequence_out=01
Time=20, sequence_out=10
Time=30, sequence_out=11
Time=40, sequence_out=00
Time=50, sequence_out=01
Time=60, sequence_out=10

内容的提问来源于stack exchange，提问作者Yalda Shabani