SystemVerilog仿真中A/B/C数组数据读取异常求助

• 检查seq_item类的数组初始化逻辑

  • 确认A_arr、B_arr、C_arr是否在类的构造函数（function new()）中正确赋值，排查是否存在索引越界、赋值对象混淆等低级错误
  • 在构造函数末尾添加$display打印数组初始值，比如$display("Seq_item init: A_arr[0]=%0d, B_arr[0]=%0d, C_arr[0]=%0d", A_arr[0], B_arr[0], C_arr[0]);，验证初始化值是否符合预设

• 排查序列与驱动器的传递环节

  • 检查sequence的body()方法，确认生成seq_item实例后是否有额外逻辑错误覆盖了数组值
  • 在driver的get_next_item之后打印接收到的数组值，对比sequence端的输出，定位问题出在序列生成阶段还是传递阶段
  • 确认driver是否正确处理seq_item实例，有没有在传递过程中误修改数组数据

• 验证测试台的读取逻辑

  • 检查测试台读取数组的代码，确认索引是否正确（比如是否错用了A_arr[1]代替A_arr[0]），数据类型与格式化输出是否匹配（比如int类型用%h打印会导致显示异常）
  • 排查多线程竞争问题：确认读取数组时seq_item实例是否已完成初始化，是否有其他线程在并发修改该实例的数组数据

• 检查ModelSim编译与仿真设置

  • 确认编译时是否添加了-sv选项，保证SystemVerilog语法被正确解析；检查编译顺序，避免类定义被重复编译覆盖
  • 排查信号命名冲突：确认测试台中没有与A_arr、B_arr、C_arr同名的信号，避免读取时混淆对象
  • 清理仿真库后重新编译：执行vdel -all清理旧库，再重新用vlog编译设计与测试代码，排除旧编译文件残留的问题

• 利用波形窗口辅助定位

  • 通过层次路径找到seq_item实例的数组信号并添加到波形中，查看原始值是否符合预设，排除测试台打印逻辑的错误
  • 检查波形的数据显示格式，确认是否因进制设置错误（比如十进制值被设为十六进制显示）导致视觉上的“值异常”

内容的提问来源于stack exchange，提问作者user22714606