如何将Verilog模块输出声明为十进制数并修正随机数生成问题？

你的问题核心是输出端口r未指定位宽，默认是1比特wire，所以即使内部integer n生成了0-9的32位整数，赋值给r时只会保留最低1位，导致输出始终是单比特值。

修正后的设计模块代码 #

module randnumgen (clock, r);
input clock;
integer n;
output [3:0] r; // 指定4比特位宽，足够容纳0-9的十进制数

always @(posedge clock) begin
    n <= {$urandom} % 10; // 简化写法，0 + x%10 等价于 x%10
end

assign r = n[3:0]; // 取n的低4位赋值给r，避免位宽不匹配的警告
endmodule

修正后的测试平台代码 #

`timescale 1ns / 1ps
module randnumgen_tb; 
// Inputs
reg clock;
// Outputs
wire [3:0] r; // 对应设计模块的输出位宽

// Instantiate the Unit Under Test (UUT)
randnumgen uut (.clock(clock), .r(r)); // 显式连接端口，避免歧义

initial begin
// Initialize Inputs
clock  = 1'b1;
// 添加打印语句，方便观察随机数输出
$monitor("At time %0t, r = %0d", $time, r);
end

always #1 clock = ~clock;  
endmodule

关键修改点说明 #

• 给输出r指定位宽[3:0]：0-9的十进制数转换成二进制最多需要4位（9的二进制是1001），4位足够覆盖目标范围。
• 测试平台的r同步修改为[3:0]，保持与设计模块的端口匹配。
• 可选添加$monitor语句：在测试平台中实时打印输出值，方便验证随机数是否在0-9范围内。
• 简化随机数生成语句：0 + {$urandom} % (10 - 0)可直接写成{$urandom} % 10，逻辑完全一致。

内容的提问来源于stack exchange，提问作者Andy Ayr