Verilog参数重写问题：如何正确执行parameter override及报错排查

你的代码出现两个问题：一是参数重写时指定了模块不存在的参数名，二是测试平台（tb）的信号位宽与实例化模块的端口位宽不匹配，具体修正如下：

错误原因 #

1. 参数名不匹配：你在实例化fa_bit4_par时用了.BIT_N_TB(8)，但该模块仅定义了BIT_N参数，工具自然会报“BIT_N_TB未找到”。
2. 位宽不匹配：tb中a/b/s的位宽基于自身BIT_N=6，但如果把模块的BIT_N重写为8，模块端口位宽变为8位，与tb的6位信号无法匹配，触发端口大小警告。

修正步骤 #

1. 修正参数重写的目标参数 #

将实例化语句中的参数名改为模块实际存在的BIT_N：

fa_bit4_par #(.BIT_N(8)) fa0(a,b,cin,s,cout);

2. 同步调整tb的信号位宽 #

有两种常用方式：

方式一：直接修改tb的BIT_N参数

把tb内的BIT_N值改为8，让信号位宽与模块实例化后的位宽一致：

`include "para_over.v"
module tb;
parameter BIT_N=8; // 改为8，匹配模块实例化的BIT_N
// 移除无用的BIT_N_TB参数
reg [BIT_N-1:0]a,b;
reg cin;
wire [BIT_N-1:0]s;
wire cout;
fa_bit4_par #(.BIT_N(8)) fa0(a,b,cin,s,cout);
initial begin
    repeat (20) begin
        {a,b,cin}=$random;
        #1;
        $display("%t: a=%b, b=%b,cin=%b,s=%b,cout=%b", $time, a, b,cin,s,cout);
    end
end
endmodule

方式二：用参数关联实现灵活适配

定义一个单独的参数控制模块位宽，tb信号直接复用该参数，后续修改位宽只需改一处：

`include "para_over.v"
module tb;
parameter MODULE_BIT_WIDTH=8;
reg [MODULE_BIT_WIDTH-1:0]a,b;
reg cin;
wire [MODULE_BIT_WIDTH-1:0]s;
wire cout;
fa_bit4_par #(.BIT_N(MODULE_BIT_WIDTH)) fa0(a,b,cin,s,cout);
initial begin
    repeat (20) begin
        {a,b,cin}=$random;
        #1;
        $display("%t: a=%b, b=%b,cin=%b,s=%b,cout=%b", $time, a, b,cin,s,cout);
    end
end
endmodule

3. 清理无用参数 #

tb中定义的BIT_N_TB参数完全没用，直接删除即可。

内容的提问来源于stack exchange，提问作者Cecelia