Lattice Diamond中Verilog频率计数器布局布线时序错误解决问询

我用Verilog编写简易频率计数器时，发现复制counter寄存器的操作会触发提示：“布局布线报告中存在时序错误，是否继续流程？”，以下是相关代码及问题缓解方案：

原代码 #

module FreqCounter2(
input wire Clk,
input wire Signal,
output wire [7 : 0] Counter,
output wire [2 : 0]SCKout
);

parameter MEASURE_STATE = 0;
parameter COPY_COUNTER_STATE = 1;
parameter RESET_CLK_COUNTER_STATE = 2;

reg [7 : 0] counter = 0;
reg [7 : 0] counterBuffer_reg = 0;
reg [2 : 0] SignalReg = 0;  
reg [2 : 0] state = 0;

assign Counter = counter;
assign SCKout = SignalReg;
assign counterBuffer = counter; // 此处存在未声明变量的语法错误

wire SignalRisingEdge = (SignalReg[2:1] == 2'b01); // 检测输入信号上升沿

always @(posedge Clk)
begin
    case(state)
    MEASURE_STATE:
    begin
        counter <= counter + 1;
        if(SignalRisingEdge == 1)
        begin
            state <= COPY_COUNTER_STATE;
        end
    end

    COPY_COUNTER_STATE:
    begin
        counterBuffer_reg <= counter; // 触发时序错误的行
        // 提示信息："布局布线报告中存在时序错误，是否继续流程？"
        state <= RESET_CLK_COUNTER_STATE;
    end

    RESET_CLK_COUNTER_STATE:
    begin
        state <= MEASURE_STATE;
        counter <= 0;
    end
    endcase
end

endmodule

缓解方案 #

1. 修复代码语法错误 #

原代码中assign counterBuffer = counter;里的counterBuffer未声明，属于无效语句，会干扰综合工具的分析逻辑。建议删除该行，若需要输出缓冲后的计数值，将输出赋值改为assign Counter = counterBuffer_reg;，确保输出的是稳定的缓冲值而非持续递增的counter。

2. 优化状态机逻辑，保证数据稳定 #

当前COPY_COUNTER_STATE仅停留1个时钟周期，而counter在MEASURE_STATE持续递增，可能导致复制时counter的路径延迟过大，违反setup时间要求。可调整状态机：

• 进入COPY_COUNTER_STATE时先停止counter递增，确保数据稳定后再复制：

  MEASURE_STATE:
  begin
      counter <= counter + 1;
      if(SignalRisingEdge == 1)
      begin
          state <= COPY_COUNTER_STATE;
          counter <= counter; // 停止递增，保持当前值
      end
  end
  

• 或者将COPY_COUNTER_STATE拆分为两个周期，第一个周期锁存counter，第二个周期转移状态，给时序分析留足余量。

3. 添加时序约束 #

在综合/布局布线阶段，给主时钟Clk添加明确的频率约束，例如：

create_clock -name Clk -period 10 [get_ports Clk]

同时对counter到counterBuffer_reg的路径添加优先级约束，让工具优先优化这条路径的延迟，满足时序要求。

4. 拆分组合逻辑与寄存器操作 #

将counter的递增逻辑与状态机控制逻辑拆分到独立的always块，减少单个always块内的组合逻辑复杂度，降低路径延迟：

// 单独处理counter递增
always @(posedge Clk)
begin
    if(state == MEASURE_STATE)
        counter <= counter + 1;
    else if(state == RESET_CLK_COUNTER_STATE)
        counter <= 0;
end

// 单独处理状态机
always @(posedge Clk)
begin
    case(state)
        MEASURE_STATE:
            if(SignalRisingEdge == 1)
                state <= COPY_COUNTER_STATE;
        COPY_COUNTER_STATE:
            state <= RESET_CLK_COUNTER_STATE;
        RESET_CLK_COUNTER_STATE:
            state <= MEASURE_STATE;
    endcase
end

// 单独处理寄存器复制
always @(posedge Clk)
begin
    if(state == COPY_COUNTER_STATE)
        counterBuffer_reg <= counter;
end

内容的提问来源于stack exchange，提问作者Arni