为何少一条空指令的SIMD代码性能反而慢一倍？

现象概述 #

两段汇编代码仅相差一条无意义的movaps xmmword ptr [rsp+50h],xmm0指令——该指令为无效操作，后续迭代会被Random_get_float3覆盖，未产生实际数据变更，但在AMD Ryzen CPU的10000次紧凑循环中，缺少该指令的版本运行速度比包含它的版本慢一倍；Intel CPU无此性能差异。代码由MSVC v140（VS2022）编译，通过__SLOW宏切换两种版本。

核心技术原因解析 #

该现象源于AMD Ryzen微架构的特定流水线调度、资源分配与内存行为特性，具体分析如下：

• 执行端口资源均衡调度
  Ryzen的后端执行端口对指令类型的分布敏感。原紧凑循环的指令序列可能集中占用某几个执行端口（如算术运算端口），导致端口饱和、流水线停顿。添加的movaps是SIMD存储指令，会占用空闲的存储执行端口——由于写操作目标是栈空间（L1缓存命中，延迟可忽略），不会引入额外等待，反而让调度器能更均匀地分配指令到不同端口，提升每周期执行指令数（IPC）。

• 指令重排序缓冲区（ROB）填充效率优化
  短指令序列的紧凑循环中，原代码的指令数量可能刚好低于Ryzen ROB的最优填充阈值，导致流水线无法满负荷运行。添加movaps后，循环内指令长度增加，ROB被充分利用，消除了因缓冲区填充不足导致的流水线间隙，维持了持续的指令执行吞吐量。

• 栈缓存行对齐隐式优化
  movaps是16字节对齐的SIMD写操作，尽管写入的是栈上的无效位置，但会触发Ryzen对对应栈缓存行的对齐状态确认与预取。原循环中可能存在未对齐的内存访问风险，导致CPU额外的对齐检查开销；这条指令强制让缓存行处于对齐状态，后续Random_get_float3的内存访问可直接命中对齐缓存行，消除了对齐延迟。

• Intel与AMD微架构的设计差异
  Intel CPU具备更宽的前端解码能力（最多4条指令/周期）和更灵活的端口调度逻辑，能更好地适配短指令序列的紧凑循环，不会出现明显的资源冲突；同时Intel的栈对齐处理逻辑更宽松，无需额外SIMD操作触发优化，因此两段代码性能无差异。

内容的提问来源于stack exchange，提问作者Alex