Verilog如何在表达式内直接截取向量？6转64译码器实现疑问

你用3-8译码器级联实现6-64译码器的代码功能正常，但遇到两个问题：

1. 用in % 8连接3位端口时出现位宽不匹配警告
2. 尝试(in % 8)[2:0]直接截断时触发语法错误

核心原因 #

• in % 8属于算术运算，Verilog中算术运算的结果位宽会自动扩展到操作数的最大位宽（部分工具会默认扩展到32位），导致和3位端口不匹配
• 旧版Verilog（IEEE 1364-2005及更早）不支持在端口连接中直接对复杂算术表达式做位选，这是报错的直接原因

解决方案 #

方案1：最简洁高效的写法（推荐）

因为in % 8等价于取in的低3位（8是2的3次方），in >> 3等价于取in的高3位，直接用位选替代算术运算，从根源避免位宽问题：

module dec_mul (
    input wire [5:0] in,
    input wire en,
    output wire [63:0] out
);

genvar i;
generate
    for (i = 0; i < 8; i = i + 1) begin : gen
        dec_3_8 dec (.in(in[2:0]), .out(out[8*i +: 8]), .en((in[5:3] == i) && en));
    end
endgenerate
endmodule

方案2：直接在表达式内截断（SystemVerilog兼容）

如果必须保留算术运算逻辑，可使用强制类型转换直接把运算结果截断为3位，符合端口位宽要求，无需临时变量：

dec_3_8 dec (.in(3'(in % 8)), .out(out[8*i +: 8]), .en((in >> 3) == i && en));

注：这种写法属于SystemVerilog（IEEE 1800）语法，需确认你的综合/仿真工具支持该标准。

方案3：临时线网（兼容性最好）

就是你已经尝试的方法，通过临时线网中转运算结果再做位选，兼容所有Verilog版本：

wire [5:0] temp = in % 8; // in是6位，运算结果也是6位，无需用32位
dec_3_8 dec (.in(temp[2:0]), .out(out[8*i +: 8]), .en((in >> 3) == i && en));

（注：这里把临时线网位宽设为6位即可，没必要用32位，更节省资源）

总结 #

• 优先用直接位选替代等价的算术运算，代码更高效、可读性更强
• 如需在端口连接中截断复杂表达式，优先用SystemVerilog的强制类型转换（工具支持的话），否则用临时线网中转

内容的提问来源于stack exchange，提问作者maestro